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1、基于ARM+FPGA的重构控制器设计摘要:为满足可重配置系统的灵活性要求,介绍了一种“ARM处理器+FPGA”结构的重构控制器的设计,提出由ARM微处理器通过模拟JTAG接口的FPGA在系统配置目标可编程器件的方法。给出系统设计的硬件结构,并详细介绍了JTAG在系统配置FPGA的时序要求,以及在此结构中如何利用IEEEJTAG1149.1边界扫描测试技术和描述JTAG总线标准的XSVF格式配置文件来实现对目标可编程器件进行在系统配置。 关键词:JTAG接口;FPGA;重构;XSVF格式 中图分类号:TP29JTA
2、G边界扫描测试由测试访问端口的TAP控制器管理。TMS,TRST和TCK引脚管理TAP控制器的操作,TDI和TDO位数据寄存器提供串行通道。TDI也为指令寄存器提供数据,然后为数据寄存器产生控制逻辑。对于选择寄存器、装载数据、检测和将结果移出的控制信号,由测试时钟(TCK)和测试模式(TMS)选择两个信号控制。测试复位信号(TRST,一般以低电平有效)一般作为可选的第五个端口信号。 如图2所示,所有基于JTAG的操作都必须同步于JTAG时钟信号TCK。所有测试逻辑的变化(例如指令寄存器,数据寄存器等)必须出现在TC
3、K的上升沿或下降沿。关键时序关系是:TMS和TDI采样于TCK的上升边沿,一个新的TDO值将于TCK下降边沿后出现,因此一般情况下JTAG的时钟不会太高。 图2JTAG电路的时序关系示意图 图3表示了IEEE1149.1标准定义的TAP控制器的状态图,TAP控制器是16个状态的有限状态机,为JTAG接口提供控制逻辑。TAP状态转移如图3所示,箭头上的1或0,表示TMS在TCK上升沿的值(高电平TMS=1,低电平TMS=0),同步时钟TCK上升沿时刻TMS的状态决定状态转移过程。对于TDI端输入到器件的配置数据有两
4、个状态变化路径:一个用于移指令到指令寄存器中,另一个用于移数据到有效的数据寄存器,该寄存器的值由当前执行的JTAG指令决定。当TAP控制器处于指令寄存器移位(SHIFT-IR)状态时,对于每一个TCK的上升沿,连接在TDI和TDO之间的指令寄存器组中的移位寄存器向串行输出方向移一位。 当TMS保持为高电平时,在TCK的上升沿TAP控制器进入到“EXIT1-IR”状态;当TMS为低电平时,TAP控制器保持在“指令寄存器移位”状态。 图3TAP控制器 3重构控制器设计 3.1硬件系统组成 其主要功能是控
5、制按照用户不同需求控制调用不同的方案配置目标可编程器件。它主要包括ARM处理器、FPGA、FLASH存储器和对外总线接口,各功能部件主要功能如下: (1)ARM处理器选用AT91FR40162S,其主要功能是控制模拟JTAG接口的FPGA读取FLASH存储器中的重构方案,实现在系统配置; (2)FPGA协处理器选用Xilinx公司SPARTEN3AN系列的XC3S700AN-FGG484[6],是基于非易失性存储的FPGA,自身带有PROM,它作为外部总线和ARM控制器之间的双端口,主要功能是模拟JTAG接口实现
6、TAP控制器时序,完成配置方案数据的并串转换并输出至外部总线; (3)FLASH存储器容量为32M×16b,用于处理器的上电引导、存放多种重构配置方案。由于要求的存储容量较大,采用SPANSION公司[2]S29GL512P(32M×16b)的存储空间,访问速度为110ns,可以达到25ns快速页存取和相应的90ns随机存取时间,FBGA封装; (4)外部总线接口,可采用1路RS232驱动接收器,实现和外部通信的接口; (5)测试线TCK,TMS,TDI和TDO,是重构控制器向目标可编程器件提供所需的JTAGT
7、AP激励[7],分别控制目标多个FPGA的重构配置和反馈重构信息。 3.2重构控制器工作原理 ARM执行的初始化工作包括程序更新加载运行,FPGA参数设定等;FPGA设定内部寄存器和逻辑状态的初始值、内部缓冲区数据清零等。 重构控制器示意图如图4所示。图中ARM处理器一方面通过ARM总线读取外部FLASH中的配置方案,对其进行并串转化操作,将其存储到FLASH存储器中;另一方面重构控制器中模拟TAP控制器的FPGA,从ARM内置的FLASH存储器中读取配置文件,并执行ARM处理器发出的指令解译该文件,重构控制器
8、解释二进制文件方法如下:在ARM处理器的控制下,从装载配置文件的FLASH中读出一个字节,判断是哪条JTAG指令,然后根据指令的格式作具体的处理,产生TCK,TMS,TDI和TDO信号,作为目标可编程器件的JTAG接口激励,与目标可编程器件的JTAG口串联成菊花链,在ARM处理器的控制下,对目标可编程器件进行在系统编程。被重构的FPGA由支持局
