SoPC应用设计的PLD开发工具要求详解.doc

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1、SoPC应用设计的PLD开发工具要求详解　　对可编程系统级芯片（SoPC）的开发而言，仅仅依靠可编程器件（PLD）在规模和速度方面的进步，依靠使用方便的嵌入式处理器内核，以及依靠其他的IP内核本身是不够的。通过解决系统级的复杂问题，使PLD技术在产品面市时间方面带来好处，需要一种清晰的系统层次的构造方法。　　过去，PLD的用户喜爱MAX+PLUSII的集成化特点（一个完全集成的设计实体，包括设计输入、综合、仿真、布局布线和时序分析），今天，同样还是那些用户，却要求最佳的综合工具、最佳的仿真工具和最佳的时序分析工具。PL

2、D布局布线工具必须以某种方式满足这些不断变化的要求，这种方式使得整个设计方法在方向上更加以专用集成电路（ASIC）为中心。如果这种新的PLD设计方法正确地构造出来，它将比ASIC技术更快地促进IP内核的应用，并且，支持只有可编程技术才能提供的灵活性和定制能力。　　　　现在，在高密度器件中使用IP内核已经是非常普遍的做法。尽管用户使用总线接口功能（如66MHz的PCI总线）和DSP功能（如FIR滤波器）已经有几年的时间，IP内核的应用最近又出现了三个基本的变化。首先是现在的专用编程器具有强大的功能和灵活性。例如，新的FI

3、R编译器包含了一个支持4比特到32比特系数精度的内置系数生成器，可以设计任何抽头数目的滤波器。该编译器还支持样点的等间隔舍入、内插以及串行和并行的算法结构选项，从而使用户可以按照自己的性能和布局面积要求优化滤波器，并且，可以容易地修改和重新评价滤波器以满足系统的要求。　　在强化设计方法方面采取的第二个重要变化就是现在已有的对各种工业标准开发工具的接口。例如，现在的FIR编译器还能够产生MATLAB、Simulink、VHDL和VerilogHDL格式的仿真模型，从而与上述各种强大的工具更紧密地连接起来。类似的支持Ree

4、d-Solomon纠错算法等DSP应用的应用编译器也正在开发过程中。　　与IP内核的应用有关的第三个重大变化是专门为PLD优化的嵌入式处理器的出现。只有使用了高性能的处理器，SoPC设计能力的潜力才真正成为可能。在一个理想的开发环境中，设计者将只是简单地编写出体现系统规范的C代码，然后，足够智能化的开发工具将在嵌入式处理器中划分某些算法，并将其余的算法综合到可编程逻辑中去。然而，遗憾的是，现有的工具还没有达到如此高级的水平，而在PLD中集成嵌入式处理器会将增加设计的复杂性。新的开发方法必须解决建模、处理器集成和PLD的

5、设计输入等问题，并且，能够智能化地开发各种总线接口来优化系统性能。　　为了优化系统级的解决方案，开发工具必须就处理器内核如何与存储器、外设I/O模块相互作用提供精确和完整的模型。利用硬核处理器进行设计，通常需要一个描述特定的系统总线操作的处理器总线功能模块，一定的时序关系，以及设计内部处理器模块与其他模块的接口。使用软核处理器，则需要正确的行为模型来证实PLD内部的具体实现满足处理器子系统的时序规范。整个SoPC的设计过程必须支持对VHDL或者Verilog仿真、行为仿真以及VHDL和Verilog测试工具。