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1、二O—O〜二O—一学年第二学期(A)卷课程名称IfcA，硬件描述语言填空题(共26分，每空2分)1.Verilog的基本设计单元是模块。它是由两部分组成,一部分描述接口;另一部分描述逻輯功能，即记义输入是如何影响输出的。2.用assign描述的语句我们一般称之为组金逻辑，并且它们是属于并行语句,即于语句的书写次序无欠。而用always描述的语句我们一般称之为组佥逻辑或肚座逻辑，并且它们是属于串行语句，即于语句的书写有关。1.在case语句屮至少要有一条default语句二、简答题(共15分，每小题5分)1.怎样理解在进程语句中，阻塞语句没
2、有延迟这句话？答：这是因为，在进程语句中，有阻塞语句和非阻塞语句这两种，非阻塞语句是有延迟的，而阻塞语句它也是有延迟的，这是因为因果系统都有延迟的，只是阻塞语句的延迟比非阻塞语句的延迟小若干个数量级，因此可视为没有延迟。2.在进程中什么情况下综合为吋序电路？什么情况下综合为组合电路？答：在进程巾只有当敏感信号是沿触发(即上升沿或下降沿)时，此时综合为时序电路；而在进程中只有当敏感信号是电平沿触发时，此时综合为组合电路。3.为什么在Verilog语言屮，其综合只支持次数确定的循环，而不支持次数不确定的循环？答：这是因为，在Verilog语言
3、中，它是为电路设计而设计的一门语言，它如高级语言不同，若循环的次数不确定，则会带来不确定的延迟，而这在电路屮是不允许存在的，故综合只支持次数确定的循环，即对于一个具体的芯片，其延迟是一个定值。三、改错(15分)//下述是一个实现四位数的BCD码加法的程序modulebcdadd(clk，a，b，c，d，a1，b1，c1，d1，q1，q2,q3，q4，cout);inputelk;input[3:0]a，b，c，d，a1，b1，c21，d21;output「3:()lql，q2，q3，q4;outputcout;//输出进位reg[3:0]
4、ql，q2，q3，q4;always@(elk,oraorborcordora1orb1orclord1)beginql=a+al;if(ql>9){cout,ql}=q1+6;q2=b+bl+cout;if(q2>9){cout，q2}=q2+6;q3=c+cl+cout;if(q3>9){cout，q3}=q3+6;q4=d+dl+cout;if(q4>9){cout，q4}=q4+6;endmodule四、编程(15分)编程实现带异步清0、异步罝1的D触发器。moduleDFF1(q,qn,d,elk,set,reset);inpu
5、td,elk,set,reset;outputq,qn;regq,qn;always@(posedgeelkornegedgesetornegedgereset)beginif(!reset)beginq<=0;//异步清◦,低电平有效qn<=1;endelseif(!set)beginq<=1;//异步置1,低电平有效qn<=0;endelsebeginq<=d;qn<=〜d;endendendmodule五、编程(15分)编程实现求补码的程序，输入是带符号的8位二进制数。moduletest12(elk,din，dout);input
6、elk;input[7:0]din;outputP:0]dout;reg[7:0Jdout;regx;reg[6:0]y;always@(elkordin)beginx=din[7];if(x==l)beginy=din[6:0];dout[6:0]=〜y;dout[7]=x;endelsedout=din;endendmodule//符号位赋给X//当符号位为1，即负数//除符号位之外的7位赋伉给y//对其取反//符号位不变//若符号位不为1,即为0,正数，补码为其本身六、编程（14分）编程实现一个并行加载串行输出的程序，输入是一个8位
7、的二进制数。moduletest12（elk,en，d_in，s_out）;inputelk;inputen;input[9:0]d_in;outputs_out;regs_out;regf3:011;always@(posedgeelk)beginif(en==Tbl)beginif(I==4W000)begins_out<=d_in[9J;endif(I==4’b()001)begins_out<=d_in[8];endif(I==4’b0010)begin$_out<=d_in[7];endif(I==4fb0011)begins_
8、out<=d_inL6J;endif(I==4’b()100)begins_out<=d_in[5];endif(I==4’b0101)begin$_out<=d_in[4];endif(I=
