一种高电源噪声抑制的低噪声高速cmos压控振荡器设计

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1、一种高电源噪声抑制的CMOS二级压控振荡器设计叶君青戴庆元钱文容倪丹（上海交通大学微纳米技术研究院）摘要：给出了一种岛电源噪声抑制低相位噪声的二级CMOS环型压控振荡器的结构。应用电压调节器用于隔离外部电源以抑制高频与低频噪声，并提供稳定的內部电压给振荡器。振荡器部分则使用两级延迟单元的结构。同吋采用改进的延迟单元电路提高了VCO电压-频率转换特性的线性范围。TSMC0.25UmN阱CMOS工艺参数仿真表明，VCO的输出频率范围为800M—2.5G,控制电压调节范围E90%，线性度60%当输出频

2、率为1GHZ时电源电压变化引起的输出周期变化为。当VCO工作在2G工作频率的时候，VCO的相位噪声在频偏为1MHZ为106dBc/Hzo关键词：电压调节器，二级压控振荡器，电源噪声抑制Atwo-stageCMOSVCOwithhighpowersupplynoiserejectionandlowphasenoiseYeJunqing,DaiQingyuan,QianWenrong,NiDan（ResearchInstituteofMicro/NanoScienceandTechnology，Sh

3、anghaiJiaoTongUniversity,Shanghai200030China）Abstract:Atwo-stageCMOSringVCOwithhighpowersupplynoiserejectionandlowphasenoiseispresented.Avoltageregulatorisusedtosuppresshigh/lowfrequencynoiseandofferstableinternalvoltagefortheoscillator...（）酱豆腐解放军法.K

4、eyWords:VoltageRegulator,Two-stageVCO,Powersupplynoiserejection1、引言：压控振荡器（VCO）在无线通信和时钟恢a电路屮得到了广泛的应用，随着CMOS工艺的不断进步，对VCO性能的要求不断提高。其中LC振荡器具有较好的相噪性能和较低的功耗。在同等功耗下，其相噪特性一般会优于CMOS环形振荡器20dB左右［31，但一般较窄的频率调节范围（10-20%）容易导致输出频率不能落在预定的范围，同时巾于片上电感占用面积大，不易集成等不足限制了它

5、的应用［"。相反，CMOS环形振荡器在集成度，频率调节范闱方而050%）优势品著。而且近年来随着CMOS工艺技术的发展，通过仔细地设计也可以使CMOS环形振荡器获得可以和LC振荡器相比拟的噪声性能。压控振荡器在锁相环电路中是不可缺少的重要部分，也是锁相环内部最易受噪声影响的模块。为了提供更高的计算能力和更宽的通信带宽，许多高性能片上系统（SOC）的工作频率己经达到几GHz至几十GHz。大量的数字逻辑门单元在同一个时钟沿进行打开和关断，这使得电源和衬底上的噪声非常大，是VCO相位噪声的主要来源之一

6、。力了获得好的相位噪声性能，目前的很多研宄都集中在高电源噪声抑制的压控振荡器设计上。木文给出了一种高电源噪声抑制，商线性范MCMOS环形振荡器的结构与设计。它通过商电源抑制比的电压调节器对受噪声干扰的外部电源进行预处理，产生稳定的A部电源，从而减小了外部电源噪声对VCO核心电路的影响。VCO核心电路由两级延迟单元组成，在使VCO获得比较好的相位噪声性能的同时也大大减小了芯片的占用面积。采用改进了的延迟单元结构，使得vco可以在很人的工作频率范围内同定满摆幅输出。2、电路结构图1为本文所提出的压控

7、振荡器的电路结构框图。Vdda为数模混和电路中模拟电路部分电源，其噪声主要来自于数字电路部分的开关动作和外部电磁串扰。电压调节器(VoltageRegulator)主要由带二阶RC滤波的带隙基准电路纟11成。带隙基准电路产生与温度和电源无关的基准电压经过电压变换和输山缓冲后作为VC0核心电路的电源。VC0由2级延迟单元组成，采用改进的延迟单元结构可以使VC0在很大的工作频率范围内固定满摆幅输出，不仅能减小VC0的相位噪声，而且也使得VC0能方便地驱动下一级的数字电路。高电源抑制比的带隙基准电路使

8、电压调节器有较好的低频噪声抑制能力，而KC滤波电路则能有效的抑制岛频噪声,因而本VC◦设计对低频和高频电源噪声都有很好的抑制能力。VolugeRegulatorVCO电路结构框图3、电路设计3.1、电压调节器的设计图2为电压调节器的结构图，带隙基准电路的输出(1.23V)经过运放、电阻R1和R2与输出缓冲Ml后产生所需的内部电源Vreg(2.5V)为保证足够的相位裕度，在Ml管的栅漏极之间引入补偿电容Cf而在输出端加Cd则能进一步抑制电源耦合噪声。V；J3.3V)3.1.1、带隙基准的设计采用图