《数字逻辑》试卷.doc

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1、《数字逻辑》试卷一、是非题1采用GAL芯片可实现各种组合逻辑电路和时序逻辑电路功能。（）2、可化简为A+B+C。（）3、只要是电路功能正确，就不会有竞争-冒险现象。（）4、移位寄存不具有串并行转换的功能。（）5、由逻辑门构成的电路一定是组合逻辑电路。（）6、边沿JK触发器输出由0变为1，其对J、K的要求必须分别是1、0。（）7、ISP技术特点是可以不用编程器。（）8、异步计数器一般结构比同步计数器简单，但速度比同步计数器慢。（）9、设计多位并行加法器时，采用先行进位方法的目的是提高运算速度。（）10、直接对模拟量进行处

2、理的电子线路称为数字电路。（）二、填空题1、BCD余3码100001011001对应的十进制数　　　，转换成二进制数是，表示成BCD8421码是　　。2、门电路的输入、输出高电平赋值为，低电平赋值为，这种关系称为负逻辑关系。3、的反函数是，对偶函数是。4、消除组合逻辑电路中险象的常用方法有：、、。5、数字逻辑电路可分为和两大类。6、一个逻辑函数，如果有n个变量，则有个最大项，两个不同最大项之和为。7、施密特触发器输入由低到高与由高到低变化的阈值电压不同，这种特性称为施密特触发器的________特性。8、A/D转换

3、的基本步骤是_______、_______、_________和编码。9、目前生产和使用的可编程逻辑器件主要有FPLA、、、、FPGA和ISP等。10、三态门的三种输出状态是0、1和。三、选择题1、以下几种A/D转换器中，转换速度最快的是（）A、并联比较型A/D转换器B、双积分型A/D转换器C、逐次渐近型A/D转换器D、计数型A/D转换器2、属于组合逻辑电路的部件是（）A、编码器B、寄存器C、触发器D、计数器3、下面逻辑式中，不正确的是()。5、Mealy型时序电路的输出（）A、仅决定于电路的现态B、仅与当前外输入有关

4、C、既与现态也与外输入有关D、与现态和外输入均无关6、一个8位D/A转换器的分辩率是（）A、B、C、D、7、同步时序电路和异步时序电路比较，其差异在于后者（）A、没有稳定状态B、没有统一的时钟脉冲控制C、没有触发器D、输出只与内部状态有关8、JK触发器Q端在CP作用下实现1转换为0，对输入信号JK的要求为（）A、1XB、X0C、00D、X19、下列触发器，没有约束条件的是（）A、基本RS触发器B、同步RS触发器C、主从RS触发器D、边沿JK触发器10、一个8位D/A转换器的最小输出电压增量为0.01V，当输入代码为00

5、000011时，输出电压为（）VA、1.28B、1.54C、0.03D、1.56四、将下列函数化简为最简与或式五、用与非门设计举重裁判电路，有A、B、C、D四个裁判，A为主裁判，只有当主裁判同意，并有其它一个或一个裁判以上同意，才算通过。六、某一RAM256*8，示意如下，用2片该RAM扩展成512*8，试画出其连线图。七、画出下图所示电路的状态图。能否自启动？八、试用下降沿触发的JK触发器设计一个同步时序电路，其状态图如下图所示：《数字逻辑》期末模拟试卷参考答案一、是非题12345678910√√ⅹⅹⅹⅹ√ⅹ√ⅹ二、

6、填空题1、　　526　10000011100101，0010，0110　　2、013、4、接入滤波电容引入选通脉冲修改逻辑设计5、组合逻辑电路时序逻辑电路6、2n17、___滞回_____8、___取样_____保持________量化_____9、GALPALEPLD10、高租态三、选择题（20分，每小题2分）12345678910AACACCBDDC四、（12分）将下列函数化简为最简与或式1.2.3.4.五、解：（1）　设通过为1，没有通过为0，列真值表：ABCDYABCDY000001000000010100

7、11001001010100110101110100011001010101101101100111010111011111(3)表达式：(4)电路图：六、解：这是字扩展，电路连线如下。七、解：驱动方程状态方程输出方程Y=Q2•Q3状态转换图如下，该时序逻辑电路能自启动，是一个七进制计数器八、解：1状态表：000×××001011010110011100100101101001110100111×××2、状态方程：(1)(2)(3)3、驱动方程：(1)(2)(3)4、自启动检查：000的次态为111，111的次态为01

8、0，电路能自启动。