《课程设计实验报告》word版

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1、西安电子科技大学课程设计实验报告数字锁相环的FPGA设计与实现课程设计实验报告数字锁相环的FPGA设计与实现一、概述数字锁相环不仅继承了数字电路的可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。而基于大规模可编程集成芯片的数字锁相环可根据实际要求，充分利用器件资源，同时把一些相关的数字电路和在一起，不仅提高了系统的集成度和可靠性，降低了功耗，降低了成本，而且使电路性能明显得到改善。FPGA即现场可编

2、程门阵列，它是在PAL、GAL、EPLD等可编程器件的基本上进一步发展的产物。它是作为作用的集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制定电路的不足，又克服原有可编程器件门电路数有限的缺点。二.设计要求1、利用MaxPlus2软件工具，设计一个全数字锁相环路，通过它从19.2kHz的信号中提取同步信号，本地源时钟为11.0592MHz。2、要求实现的功能：a、当远端信号（方波）的占空比分别为1:1、1:3、1:5和1:7时，从其中提取同步信号。b、先将远端信号（方波）转变成伪随机序列，然后从中提取

3、同步信号。c、完成仿真过程，给出测试结果，要求得到相位误差θe，同步建立时间Ts、同步保持时间Tc和同步带宽∆fs。三、原理1、锁相法位同步锁相法的基本原理与载波同步的类似，在接收端利用相位比较器比较接受码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），相位比较器就产生误差信号去调整位同步信号的相位直到获得准确的位同步信号为止。我们把采用锁相法来提取位同步信号的方法称为锁相法。通常分两类：一类是环路中误差信号去连续的调整位同步信号的相位，这一类属于模拟锁相法；另有一类锁相环位同步法是采用高稳定度的振荡

4、器（信号钟），从相位比较器所获得的与同步误差成比例的误差信号不是直接用于调整振荡器，而是通过一个控制器在信号钟输出的脉冲序列中附加或扣除一个或几个脉冲，这样同样可以调整加到减相器上的位同步脉冲序列的相位，达到同步的目的。这种电路可以完全用数字电路构成全数字锁相环路。图3-1全数字锁相环的构成全数字锁相环：一般组成如图3-1所示，它由数字鉴相器、数字滤波器与数字压控振荡器(DCO)三个数字电路部件组成。由于这种环路对位同步信号相位进行量化调整，故这种位同步环又称为量化同步器。这种构成量化同步器的全数字环是数字锁相环的一

5、种典型应用。用于位同步的全数字锁相环的原理框图如图所示：它由信号钟、控制器、分频器、相位比较器等组成。图3-2数字锁相环原理框图信号钟：包括一个高稳定度的晶体振荡器和整形电路。若接收码元的速率为F=1T，那么振荡器频率设定在nF，经整形电路之后，输出周期性脉冲序列，其周期T0=1nF=Tn，本设计中时钟为11.0592MHz。控制器：图3-2中的扣除门（常开）、附加门（常闭）和“或门”，它根据比相器输出的控制脉冲（“超前脉冲”或“滞后脉冲”）对信号钟输出的序列实施扣除（或添加）脉冲。分频器：一个计数器，每当控制器输

6、出n个脉冲时，它就输出一个脉冲。控制器与分频器的共同作用的结果就调整了加至比相器的位同步信号的相位。这种相位前、后移的调整量取决于信号钟的周期，每次的时间阶跃量为T0，相应的相位最小调整量为∆=2πT0T=2πn。相位比较器：接收脉冲序列与位同步信号进行相位比较，以判别位同步信号究竟是超前还是滞后，若超前就输出超前脉冲，若滞后就输出滞后脉冲。2、位同步系统的性能1)相位误差θe位同步信号的平均相位和最佳相位之间的偏差称为相位误差。对于数字锁相法提取位同步信号而言，相位误差主要是由于位同步脉冲的相位在跳变地调整所引起的

7、。每调整一步，相位改变2πn（对应时间Tn），n是分频器的分频次数，故最大的相位误差为：θe=360°n若用时间差Te来表示相位误差，因每码元的周期为T，故得Te=Tn2)同步建立时间Ts同步建立时间是指开机或失去同步后重新建立同步所需的最长时间。由前面分析可知，当位同步脉冲相位与接收基准相位差π（对应时间T2）时，调整时间最长。这时所需的最大调整次数为N=π2πn=n2由于接收码元是随机的，对二进制码而言，相邻两个码元（01、10、11、00）中，有或无过零点的情况各占一半。我们在前面所讨论的两种数字锁相法中都是从

8、数据过零点中提取作比相用的基准脉冲的，因此平均来说，每两个脉冲周期（2T）可能有一次调整，所以同步建立时间为Ts=2T∙N=nT3)同步保持时间Tc当同步建立后，一旦输入信号中断，或出现长连“0”、连“1”码时，锁相环就失去调整作用。由于收发双方的位定时脉冲的固有重复频率之间总存在频差∆F，接收端同步信号的相位就会逐渐发生漂移，时间越长，相位漂