基于vhdl语言的eda《洗衣机》数电课程设计说明书

《基于vhdl语言的eda《洗衣机》数电课程设计说明书》由会员上传分享，免费在线阅读，更多相关内容在应用文档-天天文库。

1、湖南大学电气与信息工程学院本科生课程设计课　　　程：数字电路课程设计题　　　目：洗衣机专　　　业：电气工程及其自动化班　　　级：电自12班学　　　号：20090711404姓　　　名：韩航星指导　老师：曾文海设计　时间：2012年6月22日16一、课程设计的目的及要求：1、能够全面巩固和应用“电子技术基础数字部分”课程中所学的基本理论和方法，并初步掌握小型数字系统设计的基本方法。2、掌握VHDL语言编制小型模块的方法，并采用层次化设计。3、培养电路设计能力，懂得理论设计与实物实现的有效结合。4、掌握Altiu

2、mDesigner软件的应用。二．基本功能要求:要求设计制作一个普通功能洗衣机控制电路，使之能控制洗衣机的进水阀，排水阀，洗涤程序电机，甩干驱动装置等按预定程序工作。总体过程包括：进水、浸泡、洗涤、排水、甩干五个过程.进水从电路启动开始。其中浸泡可供选择，洗涤时间可以预置，洗涤结束时发出铃声进行提示并自动切断电源。发生故障如:缺水或进水超时、排水超时、甩干碰桶等时也可自动切断电源!16三．总体方案分析及选择:洗衣机电路包含有总的控制模块，洗涤控制模块，洗涤记时模块，电动机控制模块以及LCD液晶板的动态显示模块

3、。经过分析后，我们把前四个模块进行组合，把他们合成一个模块即：总控制模块。他们之间的逻辑联结关系，是对数电课程的一个很好总结，也是自己对新知识（LCD液晶板的动态显示）学习理解运用能力的一个很好的提升机会。当然也是团队合作，团队锻炼的好机会。四．原理图:16五．局部功能模块1.总控模块:该模块实现了对洗衣机整个运行过程的控制,打开电源后由模块内部进行控制,按洗涤过程工致洗衣机的运转.同时在输入端还给了报警输入,当发生故障时洗衣机自动短电.复位端可以让洗衣机进入初始状态.在输入端还有10个总线输入可以人为进行置

4、数,从而控制各个过程的时间长短.当给甩干时间一个时间,其他都置为0可以让洗衣机只进行甩干操作.VHDL文件:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityxiyijiisport(clk0,clk1,rst,alarm:instd_logic;16-----clk0:控制开关脉冲.clk1:记时开关脉冲.Rst:复位端.arlarm:报警输入端.--

5、-----water_inh,water_inl,im_th,im_tl,wash_th:instd_logic_vector(3downto0);wash_tl,water_outh,water_outl,dry_th,dry_tl:instd_logic_vector(3downto0);-----进水,浸泡,洗涤,出水,甩干置数端高位和低位输入端-----------water_in,water_out,immersion,dry,z1,z2,voice,poweroff:outstd_logic;--

6、---进水,出水,浸泡,甩干,洗涤,响铃,断电输出端-------display_th,display_tl:outstd_logic_vector(3downto0)-------------------输出时间显示高位低位输出端-------------);endentityxiyiji;architecturebehaveofxiyijiissignaljs,js_ten:std_logic;--进水signalim,im_ten:std_logic;--浸泡signalwa,wa_ten:std_lo

7、gic;--洗衣signalwa1,wa2,pwf:std_logic;signalcs,cs_ten:std_logic;--出水signaldr,dr_ten:std_logic;--甩干signalxl,xl_ten:std_logic;--响铃signaljs_dh,js_dl:std_logic_vector(3downto0);signalim_dh,im_dl:std_logic_vector(3downto0);signalwa_dh,wa_dl:std_logic_vector(3downt

8、o0);signalcs_dh,cs_dl:std_logic_vector(3downto0);signaldr_dh,dr_dl:std_logic_vector(3downto0);signalxl_dh,xl_dl:std_logic_vector(3downto0);signaldis_th,dis_tl:std_logic_vector(3downto0);begin----------