抽取器vhdl语言设计与实现

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1、近年来，社区问题越来越受到各界人士的关注，社区建设的试验和探索在全国开展起来，初步形成了上海模式、沈阳模式、江汉模式和青岛模式抽取器VHDL语言设计与实现　　抽取器VHDL语言设计与实现　　在前一章，我们已经给出了基本原理的介绍，提出了我们将采用的具体抽取器结构，并且MATLAB对其进行了仿真。我们将在此基础上，运用VHDL语言将其实现[17,19]。在具体模块的划分上，我们参考图2-15所示的结构，由于需要一个输入信号，我们将在最前端增加一个信号发生模块。所以在这一章，我们所要做的工作是运用原理图顶层设计方式[13]，分别设计信号发生模块、C

2、IC滤波器模块、ISOP滤波器模块、第一和第二级HB滤波器模块和最后的FIR滤波器模块，然后再将各模块连接后测试整体的表现。　　在这里，我们所选用的芯片为Altera公司ACEX1K系列的EP1K30TC144-3，所用的晶振频率为32.768MHz，即最高的时钟频率为32.768MHz，DA芯片为DAC0832。　　3.1信号发生模块　　我们这里要产生的信号是2FSK调制的伪随机序列，其中，，码元周期。目前，土建、装潢和改造工程接近尾声，设备政府采购基本到位，人员招录工作方案已上报，整个工作紧张、有序、高质地往前推进。近年来，社区问题越来越受

3、到各界人士的关注，社区建设的试验和探索在全国开展起来，初步形成了上海模式、沈阳模式、江汉模式和青岛模式　　这里，我们用一个10阶M序列来产生伪随机序列，根据M序列的算法，我们可以较容易的实现伪随机序列的产生，核心程序如下：　　mout　　输入端Clk为总时钟的输入，即32.768MHz；Reset为复位信号输入，这里设置为低电平复位；Din[7..0]为低频2FSK的调制信号序列，宽度为8位，采样频率为32.768MHz，也即我们要对其进行抽取的信号。仿真图见图3-2所示。　　3.2CIC滤波器模块　　CIC滤波器的设计可以按其原理来分模块解决

4、，如图2-10所示。它由工作在频率32.768MHz的4个积分器和工作在4.096MHz的4个微分器的流水线组成，积分器采用累加器实现，微分器采用全减器实现。他们中间以一个16倍的抽取结构相连接。　　积分器在运算过程中发生数据溢出是不可避免的，但当设计CIC滤波器时满足下面两个条件时数据的溢出并不会影响滤波的正确性[12]：　　（1）所采用的数据编码具有如下特点：当从高端溢出时返回到低端，从低端溢出时返回到高端，其实质是对数据求模。　　（2）寄存器所存数值的大于、等于整个滤波器最后输出的数值范围。目前，土建、装潢和改造工程接近尾声，设备政府采购

5、基本到位，人员招录工作方案已上报，整个工作紧张、有序、高质地往前推进。近年来，社区问题越来越受到各界人士的关注，社区建设的试验和探索在全国开展起来，初步形成了上海模式、沈阳模式、江汉模式和青岛模式　　第一个条件采用二进制补码形式实现，前面已经介绍过。下面分析如何才能满足第二个条件。而N级CIC抽取器的最大幅度增益为：　　（3-1）　　由于DM的值很大，自然N级CIC滤波器级联的的值也很大，所以在设计过程中为了防止数据溢出，必须相应的扩大数据的位数，以减少误差。如果为输入的位数，那么最大内部总位宽：　　（3-2）　　其中为最大动态范围。为防止数据

6、溢出，设计中应该把积分部分和梳状部分的寄存器位宽都扩展到位。　　在本设计中D=8，M=1，N=4，可得所需的，故各模块的处理的数据宽度都必须扩展到20位才行。　　积分器设计原理如下：设置一个寄存器用于寄存输出的和，每次时钟触发时，将该寄存器内的值与输入的值相加输出，并将该值存入寄存器用于下次时钟触发时的计算。关键程序如下：　　temp:=temp+cin;　　coutnotcin(7));　　cout(6downto0)　　目前，土建、装潢和改造工程接近尾声，设备政府采购基本到位，人员招录工作方案已上报，整个工作紧张、有序、高质地往前推进。近年

7、来，社区问题越来越受到各界人士的关注，社区建设的试验和探索在全国开展起来，初步形成了上海模式、沈阳模式、江汉模式和青岛模式目前，土建、装潢和改造工程接近尾声，设备政府采购基本到位，人员招录工作方案已上报，整个工作紧张、有序、高质地往前推进。