利用vhdl地设计数字频率计

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1、实用标准文案目录第一章概述11.1设计概述11.2设计内容11.3设计原理11.4设计功能2第二章技术与开发工具32.1VHDL简介32.2MAX+PLUSⅡ5第三章系统分析83.1数字频率计的设计任务及要求83.2模块的划分83.3设计分析9第四章各功能模块基于VHDL的设计104.1时基产生与测频时序控制电路模块的VHDL源程序104.2待测信号脉冲计数电路模块的VHDL源程序114.3锁存与译码显示控制电路模块的VHDL源程序134.4顶层电路的VHDL源程序16第五章数字频率计波形仿真185.1时基产生与测

2、频时序控制电路模块的仿真185.2待测信号脉冲计数电路模块的仿真185.3锁存与译码显示控制电路模块的仿真195.4数字频率计系统的仿真20精彩文档实用标准文案第一章概述1.1设计概述所谓频率，就是周期信号在单位时间（1s）里变化的次数。本数字频率计的设计思路是：(1)根据频率计的测频原理，可以选择合适的时基信号对输入被测信号脉冲进行计数，实现测频的目的。(2)根据数字频率计的基本原理，本文设计方案的基本思想是分为三个模块来实现其功能，即时基产生与测频时序控制电路模块、待测信号脉冲计数电路模块和锁存与译码显示控制电

3、路模块，并且分别用VHDL对其进行编程，实现计数电路、锁存电路、显示电路等。1.2设计内容分析数字频率计的功能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。1.3设计原理我们都知道，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数

4、，即闸门时间为1s。闸门时间可以根据需要取值，大于或小于1S都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1s作为闸门时间。精彩文档实用标准文案数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路，其原理框图如图1.1所示。计数器锁存器译码驱动电路数码管显示测频控制信号发生器图1.1原理框图待测信号1.4设计功能四位十进制数字频率计用四组七段译码显示的数字频率计，其频率测

5、量范围为1Hz～10kHz。采用记忆显示的方法，即在测量过程中不刷新数据，等数据过程结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束，显示时间不少于1秒。精彩文档实用标准文案第二章技术与开发工具2.1VHDL简介2.1.1简介VHDL主要用于描述数字系统的结构，行为，功能和接口。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，

6、一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL语言能够成为标准化的硬件描述语言并获得广泛应用,它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来,VHDL语言主要具有以下优点：(1)VHDL语言功能强大，设计方式多样　　VHDL语言具有强大的语言结构,只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，VHDL语言能够同时支持同步电路、异步电路和随机电路的设计实现,这是其他

7、硬件描述语言所不能比拟的。VHDL语言设计方法灵活多样,既支持自顶向下的设计方式,也支持自底向上的设计方法;既支持模块化设计方法,也支持层次化设计方法。(2)VHDL语言具有强大的硬件描述能力　　VHDL语言具有多层次的电路设计描述功能，既可描述系统级电路,也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL语言的强大描述能力还体现在它具有丰富的数据类型。VHDL语言既支持标准

8、定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。精彩文档实用标准文案(3)VHDL语言具有很强的移植能力　　VHDL语言很强的移植能力主要体现在:对于同一个硬件电路的VHDL语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。(4)VHDL语言的设计描