十六进制7段数码显示译码器设计

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1、十六进制7段数码显示译码器设计一、实验目的1.学习7段数码显示译码器的Verilog的设计，并掌握其原理方法2.学习使用QuartusII软件3.学习设计仿真软件的正确使用方法二、实验原理7段显示译码器是纯组合屯路。通常的小规模专用IC,如74或4(X)0系列的器件只能作十进制BCD码译码器，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用Verilog译码程序在FPGA/CPLD來实现。所以首先要设计一段程序(参考以下的真值表1)。设输入的4

2、位码为A[3:0],输出控制7段共阴数码管的7位数码管的7位数据为LED7S的7位分别接图的共阴数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;接有高电平的段发亮，于是数码管显示“5”。这里没有考虑或者表示小数点的发光管，如果要考虑，需要増加段h,然后将LED7S改为8位输出。表17段译码器真值表输入码输出码代表数据00000111111000010000110100101011011200111001111301001100110401

3、011101101501101111101601110000111710001111111810011101111910101110111A10111111100B11000111001C11011011110D11101111001E11111110001F三、实验任务将设计好的Verilog译码器程序在QuartusII±进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。实验步骤1.新建一个文件夹DECL_DEMO,然后选择File,点击new,再打开VerilogHDLFile文件类型。如图1所示：NewSOPCBuild

4、erSystem曰DesignFilesAHDLFileBlockDiagram/SchematicFile•-EDIFFileStateMachineFileSystemVerilogHDLFileTelScriptFileVerilogHDLFileVHDLFileS-MemoryFilesHexadecimal(Intel-Format)FileMemoryInitializationFile曰Verification/DebuggingFilesIn-SystemSourcesandProbesFileLogicAnalyzerInt

5、erfaceFileSignalTapIILogicAnalyzerFileVectorWaveformFile(3OtherFilesAHDLIncludeFileBlockSymbolFileChainDescriptionFileSynopsysDesignConstraintsFileTextFileOK

6、Cancel2345S678910111213141516171819202122图1选择编辑VerilogHDLFile文件类型2.编辑输入源程序，再在DECL_DEMO文件夹中进行保存，如图2所示:DECL7S.V

7、◎Compi

8、lationReport-Flo

9、也DECL7S.vwf1□moduleDECL7S(A.LED7S);input[3:0]A;output[6:0]LED7S;xeg[6:0]LED7S;always@(A)case(A)4・b0000:LED7SV・"b01111.11;4'b0001:LED7S<=7'bOOOOHO;41bOOlO:LED7S<=71blOHOll;「b0011:LED7S<="bl001111;4'b0100:LED7S<=71bll00H0；4'b0101:LED7S<-7'bllOHOl;4'b0110:LED7

10、S<="blllll01;4'b0111:LED7S<=71bOOOOlll;「bl000:LED7S<="blllllll;41blOOl:LED7S<-71bllOllll；4'bl011：LED7SV=7*1111100；「bll00:LED7S<="b0111001;mOl:LED7S

11、rkingdirectoryforthisproject?

12、D：1汁六进制7段数码显示铎码器设计DECLDEMOWhatisthenameolthisproje