基于fpga实训报告

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1、《基于FPGA的数字系统设计》项目设计文档项目名称:自动电子钟的设计姓名：张芬院系：应用技术学院专业：电子信息工程（职教）学号：201015254116指导教师：陈强完成时间:2012年6月21日基于FPGA的数字系统设计项目成绩评价表设计题目自动电子钟的设计设计要求1.用24小时制进行时间显示;2.能够显示小时、分钟、秒；3.每秒钟要有秒闪烁指示；4.上电后从“00：00”开始显示；设计过程(包括：设计方案、上机设计与仿真结果、硬件实验方案及实验结果、收获和体会)程序由1s信号进程、60s计数进程、60m

2、in计数进程、24小时计数进程以及显示控制进程组成。先有clk时钟信号产生1s信号，60计数进程通过1s时钟信号实现60秒计数。60min计数进程由1s时钟触发在60s计数进程控制下计数，24小时计数器由1s时钟触发在60s、60min计数进程控制下计数。最后通过显示部分输出。在时、分、秒进程中clr=‘0’时输出为0，因此，在正常计数时，clr=‘1’。系统仿真等见后。项目设计成绩评价评价项目指标满分评分工作量、工作态度和出勤率按期圆满的完成了规定的任务，难易程度和工作量符合教学要求，工作努力，遵守纪律，

3、出勤率高，工作作风严谨，善于与他人合作。30课程设计质量项目设计系统架构合理，设计过程简练正确，分析问题思路清晰，结构严谨，文理通顺，撰写规范，图表完备正确。40创新工作中有创新意识，对前人工作有一些改进或有一定应用价值。15答辩能正确回答指导教师所提出的问题。15综合成绩等级指导教师：年月日目录1项目名称、内容与要求………………………………………1页1.1设计内容…………………………………………………1页1.2具体要求…………………………………………………1页2系统整体架构（ArchitectureDes

4、cription）………………1页2.1设计思路…………………………………………………1页2.2系统原理（包含：框图等阐述）与设计说明等内容…2页2.3创新点与原创性内容……………………………………2页3系统设计(含HDL或原理图输入设计)………………………3页注：此部分包含主要逻辑单元、模块、源代码等内容3.1HDL代码…………………………………………………3页3.2系统整体电路图（或RTL级电路图）…………………5页4系统仿真（SimulationWaveform）…………………………6页5FPGA实现

5、（FPGAImplementation）………………………7页注：此处应包含硬件验证、操作过程、结果等说明6总结（Closing）……………………………………………7页参考书目（Reference）：…………………………………………8页附录（Appendix）：………………………………………………8页一、项目名称、内容与要求1.1项目名称自动电子钟的设计1.2设计内容利用各种计数器构成十进制、六十进制、十二进制等。设计一个具有显示功能的自动电子钟，具有24小时计数能用低位的进位输出构成高位的计数脉冲。并能有

6、数字显示。1.2具体要求用24小时制进行时间显示;能够显示小时、分钟；每秒钟要有秒闪烁指示；上电后从“00：00”开始显示。能在整点时报时。二、系统整体架构（ArchitectureDescription）2.1设计思路通过设计要求，可以分三步来实现：(1)时钟产生部分这部分是实验板上的石英晶体（32768Hz）分频后的8Hz标准信号，作为一秒信号的输入信号。(2)设定计数部分这部分包含两个六十进制计数器和一个二十四进制计数，主要用来实现时分秒和产生6位时间信号，当clr=‘1’时进入时分秒计数状态。当cl

7、r=‘0’时，输出信号为零。(3)显示部分显示部分包括一个多路选择器led、row，一个六进制计数器、一个段译码器和一个位译码器。主要是将8设定计数部分产生的6位时间信息送给LED显示出来。Scanclk是六进制计数器的计数脉冲，在该计数脉冲的驱动下，六进制计数器的6个状态000B～101B按顺序循环变化，其输出为q[2．0]。该q[2．0]经译码电路7段译码后产生选通6位数码管之一的scanclk信号。与此同时，q[2．0]还作为数据选择电路led、row的选择信号，选择对应位的数据。由于六进制计数器循环

8、计数。2.2系统原理（包含：框图等阐述）与设计说明等内容P1进程1s信号发生器P2进程秒计数器P3进程分钟计数器P4进程小时计数器P6进程多路选择器7段译码器P5进程LED数码管位选择信号2.3创新点与原创性内容进程P1将8Hz标准信号分频后，产生1s脉冲信号clk1.进程P2描述60s计数器，输出秒十位和个位的BCD码。进程P3描述60min计数器，根据秒计数器的输出值，输出分钟十位和个位的BCD码。8进程P4