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1、电子信息学院10微电子1028402010陈阵基于Verilog的数字电路模拟实验电子信息学院10微电子1028402010陈阵实验一3-8译码器Verilog设计实验时间：2012-11-16实验地点：电子信息楼218指导老师：黄秋萍一、实验内容1、在ModelSim软件中对3-8译码器的设计模块和验证模块进行书写和编译；2、对编译好的模块进行仿真；二、3-8译码器真值表二、源代码1、3-8译码器的设计代码moduledecoder3_8(EN,out,in);inputEN;output[7:0]out;input[2:0]in;reg[7:0]out;always@(in)
2、beginif(EN)case(in)3'd0:out=8'b11111110;电子信息学院10微电子1028402010陈阵3'd1:out=8'b11111101;3'd2:out=8'b11111011;3'd3:out=8'b11110111;3'd4:out=8'b11101111;3'd5:out=8'b11011111;3'd6:out=8'b10111111;3'd7:out=8'b01111111;endcaseelseout=8'b11111111;endendmodule2、3-8译码器仿真程序的设计代码`timescale1ns/1nsmoduletest
3、_decoder3_8;regEN;reg[2:0]in;wire[7:0]out;/*decoder3_8(EN,out,in);inputEN;output[7:0]out;input[2:0]in;*/decoder3_8M1(EN,out,in);initialbegin:ABintegerI;EN=0;#100EN=1;for(I=0;I<15;I=I+1)beginin=I;#100$display("EN=%b,in=%D,out=%b",EN,in,out);End三、仿真结果及分析电子信息学院10微电子1028402010陈阵实验二十进制计数器实验时间：2012
4、-11-16实验地点：电子信息楼218指导老师：黄秋萍一、实验内容1、在ModelSim软件中对十进制计数器的设计模块和验证模块进行书写和编译；2、对编译好的模块进行仿真.二、源代码1、十进制计数器的设计代码moduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK,EN,RST,LOAD;input[3:0]DATA;output[3:0]DOUT;outputCOUT;reg[3:0]Q1;regCOUT;assignDOUT=Q1;always@(posedgeCLKornegedgeRST)beginif(!RST)Q1<=0
5、;elseif(EN)beginif(!LOAD)Q1<=DATA;elseif(Q1<9)Q1<=Q1+1;elseQ1<=4'b0000;endendalways@(Q1)if(Q1==4'h9)COUT=1'b1;elseCOUT=1'b0;endmodule2、十进制计数器仿真程序的设计代码`timescale1ns/1nsmoduletest_cnt10;regCLK,RST,EN,LOAD;reg[3:0]DATA;wire[3:0]DOUT;wireCIUT;cnt10M1(CLK,RST,EN,LOAD,COUT,DOUT,DATA);initialbeginCL
6、K=0;RST=0;LOAD=0;电子信息学院10微电子1028402010陈阵DATA=4'D5;EN=1;#90RST=1'b1;LOAD=1'b0;#90LOAD=1'b1;#1500$stop;endalways#50CLK=!CLK;always@(DOUT)$display("DOUT=%d",DOUT,"COUT=%b",COUT);Endmodule三、仿真结果及分析实验三四位加法器及4-7译码器实验时间：2012-11-23实验地点：电子信息楼218指导老师：黄秋萍一、实验内容1、在ModelSim软件中对四位加法器及4-7译码器的设计模块和验证模块进行书写和编
7、译；2、对编译好的模块进行仿真.二、实验要求设计程序使实现如下功能:电子信息学院10微电子1028402010陈阵三、源代码1、一位加法器设计代码moduleadder1(a,b,cin,cout,sum);inputa,b,cin;outputsum,cout;assign{cout,sum}=a+b+cin;endmodule2、四位加法器设计代码moduleadder4(cout,sum,ina,inb,cin);output[3:0]sum;outputcout;inpu
