verilog源代码第89章例题

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1、第八章语法概念总复习练习1)以下给出了一个填空练习,请将所给各个选项根据电路图,填入程序中的适当位置。标准答案:moduleAOI(A,B,C,D,F);inputA,B,C,D;outputF;assignF=((A&B)&(C&D));endmoduleASumW1W2W3W4W5BCinCount2〕在这一题中,我们将作有关层次电路的练习,通过这个练习,你将加深对模块间调用时,管脚间连接的理解。假设已有全加器模块FullAdder,若有一个顶层模块调用此全加器,连接线分别为W4,W5,W3,W1和W2。请在调用时正确地填入I/O的对应信号。moduleFullAdder(A,B,Cin,

2、Sum,Cout);inputA,B,Cin;outputSum,Cout;endmodulemoduleTop.....FullAdderFA(,//W1,//W2,//W3,//W4);//W5endmodule标准答案:moduleTop...FullAdderFA(.Sum(W1),//W1.Cout(W2),//W2.Cin(W3),//W3.A(W4),//W4.B(W5));//W5endmodule3)下面这道题是一个测试模块,因此没有输入输出端口,请将相应项填入合适的位置。moduleTestFixture;SEL=0;A=0;B=0;#10A=1;#10SEL=1;#10B

3、=1;$monitor(SEL,A,B,,F);regA,B,SEL;wireF;MUX2M(SEL,A,B,F)initialbeginendinitialendmodule标准答案:moduleTestFixtureregA,B,SEL;wireF;MUX2M(SEL,A,B,F);initialbeginSEL=0;A=0;B=0;#10A=1;#10SEL=1;#10B=1;endinitial$monitor(SEL,A,B,,F);endmodule4)指出下面几个信号的最高位和最低位。reg[1:0]SEL;input[0:2]IP;wire[16:23]A;标准答案:MSB:S

4、EL[1]MSB:IP[0]MSB:A[16]LSB:SEL[0]LSB:IP[2]LSB:A[23]5)P,Q,R都是4bit的输入矢量,下面哪一种表达形式是正确的。1)inputP[3:0],Q,R;2)inputP,Q,R[3:0];3)inputP[3:0],Q[3:0],R[3:0];4)input[3:0]P,[3:0]Q,[0:3]R;5)input[3:0]P,Q,R;标准答案:5)6)请将下面选项中的正确答案填人空的方括号中。1.(0:2)2.(P:0)3.(Op1:Op2)4.(7:7)5.(2:0)6.(7:0)reg[7:0]A;reg[2:0]Sum,Op1,Op2;

5、regP,OneBit;initialbeginSum=Op1+Op2;P=1;A[]=Sum;.....end标准答案:57)请根据以下两条语句,从选项中找出正确答案。7.1)reg[7:0]A;A=2'hFF;1)8'b0000_00112)8'h033)8'b1111_11114)8'b11111111标准答案:1)、2)7.2)reg[7:0]B;B=8'bZ0;1)8'0000_00Z02)8'bZZZZ_00003)8'b0000_ZZZ04)8'bZZZZ_ZZZ0标准答案:4)8)请指出下面几条语句中变量的类型。8.1)assignA=B;8.2)always#1Count=C

6、+1;标准答案:A(wire)B(wire/reg)Count(reg)C(wire/reg)9)指出下面模块中Cin,Cout,C3,C5,的类型。moduleFADD(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;....endmodulemoduleTest;...FADDM(C1,C2,C3,C4,C5);...endmodule标准答案:Cin(wire)Cout(wire/reg)C3(wire/reg)C5(wire)10〕在下一个程序段中,当ADDRESS的值等于5'b0X000时,问casex执行完后A和B的值是多少。A=0;B=

7、0;casex(ADDRESS)5'b00???:A=1;5'b01???:B=1;5'b10?00,5'b11?00:beginA=1;B=1;endendcase标准答案:A=1andB=0;11)在下题中,事件A分别在10,20,30发生,而B一直保持X状态,问在50时Count的值是多少。reg[7:0]Count;initialCount=0;alwaysbegin@(A)Count=C

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