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1、第一讲第一讲集成电路的设计与验证北京大学数字媒体研究所集成电路产业发展历程集成电路产业发展历程摩尔定律摩尔定律::每平方厘米的晶体管数每18个月翻一番芯片的最大时钟频率大概每2.168年增长一倍集成电路设计方法集成电路设计方法手工设计阶段手工设计阶段计算机辅助设计计算机辅助设计计算机辅助工程计算机辅助工程电子设计自动化电子设计自动化(HDL(HDL语言和综合工具语言和综合工具))VLSIEDAVLSIEDA硬件描述语言硬件描述语言::HDLhardwaredescriptionlanguageHDLhardwaredescriptionl
2、anguageverilogverilogHDLVHDLHDLVHDL实现从抽象的行为与功能描述到具体的内部实现从抽象的行为与功能描述到具体的内部线路结构描述线路结构描述自动综合工具自动综合工具::ASICASIC的概念的概念ASIC(ASIC(ApplicationSpecifiedIntegratedCircuit))专用集成电路专用集成电路设计过程设计过程::ASIC设计者用HDL在RTL级实现逻辑功能EDA工具提供商提供综合工具将RTL代码转换成ASIC生产商提供的基本功能逻辑单元布局布线工具完成后端版面设计SOCsystemonchipSO
3、CsystemonchipIP(intellectualproperty)IP(intellectualproperty)知识产权知识产权核核(core)(core)设计好并通过验证的模块设计好并通过验证的模块全定制全定制所有版图都是设计者设计完成,制造厂商只需要将其印刷在晶片上.全定制设计开始于晶体管级灵活:能控制所有的电路参数,能达到最好的性能和最低功耗.设计成本高,风险大.适合于可多次复用,产量非常大或对性能功耗要求非常苛刻的设计,如CPU,标准单元电路半定制半定制标准单元是已设计好的具有一定逻辑功能的单元电路,这些单元电路已经完成了紧凑的
4、布局布线,经过严格测试,能保证逻辑功能和严格时序.如门电路,触发器,RAM等单元电路由专用集成电路厂商设计好并放入他们的标准单元库中提供给设计者.需要所有掩膜层设计,周期相对长(2月),少量成本高体积小,支持复杂设计,用户定制性能好,批量生产成本低门阵列采用一种掩膜版编程的集成电路设计技术.生产厂商提供的基片上完成生产的基本阵列,需要定制的只有掩膜层只有布线层二输入与非门(门海)效率低嵌入式门阵列,结构化专用集成电路基片上已经集成了一些逻辑功能块如处理器,RAM,DLL等成本低资源浪费不够灵活周期短(2周)FPGAFPGA基于基于SRAMSR
5、AM技术技术,,结构灵活结构灵活,,但逻辑不能但逻辑不能保持保持,,资源丰富资源丰富,,支持大规模电路设计支持大规模电路设计((百万百万门门),),价格昂贵价格昂贵CPLDCPLD基于基于FlashFlash技术技术,,逻辑写入后可以保持逻辑写入后可以保持,,结构简单结构简单,,逻辑延时小逻辑延时小,,功耗小功耗小,,资源少资源少,,价格价格低低..PLD市场目前只剩下Altera，Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前5家为专业PLD公司，并且前3家几乎占有了90％的市场份额，而我们一般使用Altera
6、，Xilinx公司的PLD居多，所以典型布局和布线的工具为Altera公司的QuartusII和MaxplusII、Xilinx公司的ISE和Foudation。功能仿真:典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Cadense公司的NC。综合工具：典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。DRC:DesignRuleCheckERC:ElectricalRuleCheckRTLregist
7、er-transferlevel等效性检查:检查两个设计在功能上是否等价功能正确的参考设计修改后的实现设计（待验证的设计）预研阶段顶层设计阶段模块设计阶段模块实现阶段子系统仿真阶段系统仿真,综合和版面设计前门级仿真阶段后端版面设计测试矢量准备后端仿真生产硅片测试预研预研任务:初始的产品系统结构设计产品的初始规划与资源需求统计风险和成本分析可行性分析:利润模型分析,开发周期分析,资源需求分析,初始架构设计输出:项目时间和资源需求估计面积估计研发预算估计初始系统结构设计风险分析目标可行性设计线路开发工具的选择顶层设计阶
8、段顶层设计阶段任务任务：：书写功能需
