《输入输出结构》doc版

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1、第十章输入输出结构1.设计寄存器S与CPU间的接口以支持10.1节的异步接口。（此接口能在四种传送方式下工作。）CPU有一个16位的地址总线和一个8位的数据总线；它能采用存储器对应I/O端口地址0000H访问寄存器；当CPU向此端口写数据时，控制信号MEMWˊ置0。2.采用相对简单CPU设计硬件实现10.2节的自动调温控制器。3.给出实现10.2节OTPT指令的状态表及RTL代码。4.修改图10.9的硬件以产生OTPT指令的状态信号。5.完善用于实现10.2节的INPT指令控制信号的余下部分的修改。6.修改相对简单C

2、PU的硬连线控制单元以保证正确的顺序，并产生控制信号实现OTPT指令。这些修改必须保证其它指令正确执行。7.修改相对简单CPU的微程序控制单元以包括INPT指令。8.修改相对简单CPU的微程序控制单元以包括OTPT指令。9.假定下列事件，写出CPU从0至100ns执行的程序。每个中断服务程序需用20ns完成。TimeAction0nsStartofmainprogram10nsIRQ120nsIRQ245nsIRQ360nsIRQ410.用以下事件，重复第九题。TimeAction0nsStartofmainprog

3、ram10nsIRQ620nsIRQ545nsIRQ460nsIRQ311.用以下事件，重复第九题。TimeAction0nsStartofmainprogram10nsIRQ420nsIRQ645nsIRQ160nsIRQ312.为什么菊花链比带有多个IRQ/IACK信号对的系统容易实现？13.设计硬件，它接受IACKin和从设备来的IRQ信号，并产生正确的IACKout信号。14.写出第十一题中序列中断的IACKin和IACKout值。15.就第十一题的序列中断，给出图10.15并行中断系统的信号值。16.设计硬

4、件实现触发器IE以及IESET和IERST指令。17.设计硬件实现触发器IP及IPRST指令。18.修改相对简单CPU硬连线控制单元的硬件，产生INT1至INT7状态，这些状态在10.3.5节介绍过。19.修改相对简单CPU的状态表以加入10.3.5节描述的中断。20.采用图10.16（b）中介绍的方法，修改10.3.5节中断程序的RTL代码来实现中断。21.修改相对简单CPU的控制信号以加入10.3.5节介绍的、处理中断的RTL代码。包括产生IACK信号的硬件。22.设计DMA地址、计数及控制寄存器中LD信号的逻辑

5、电路。这些寄存器的地址分别为8000H、8001H、8002H。23.采用相对简单CPU（包括OTPT指令）的汇编语言写一个程序用第二十二题的DMA控制器实现传送。系统从I/O设备中传送64字节数据至起始地址为1000H的存贮器中。在此系统中，DMA地址寄存器保存地址的高八位，低八位一直为0；DMA计数和控制寄存器均为八位；写入控制寄存器启动DMA传送的值为02H；存储器2000H、2001H、2002H中分别存贮值10H、40H和02H。24.修改相对简单CPU的硬连线控制单元以包括图10.20中的修改状态。25.

6、修改CPU内部控制信号MEMBUS和BUSMEM，使相对简单CPU容纳10.4节描述的DMA功能。26.一个I/O处理器可接收下列命令。M1，M2，C1，C2，I1和I2都为八位。InstructionInstructionCodeOperationXFTM11000000M1M2C1C2I1I2从I/O端口(I1I2)传送(C1C2)字节的数据到起始地址为(M1M2)的存储器中。XFFM11000001M1M2C1C2I1I2从起始地址为(M1M2)的存储器传送(C1C2)字节的数据到I/O端口(I1I2)中。写出

7、存贮了执行以下序列传送的命令的存储单元的内容。首先，从I/O端口9900H传输32字节数据至起始地址为1000H的存储器中；然后经1927H单元从存储器地址1000H处移动数据至I/O端口9901H；最后，从I/O端口9902H中移动1字节数据至存储单元1080H。27.计算异步数据传送采用下列参数时开销的百分比。a）无奇偶位、8位数据、11/2停止位b）有奇偶位、7位数据、2位停止位c）有奇偶位、5位数据、1位停止位28.下面哪个系统开销最小？a）无奇偶位、6位数据、1停止位的异步系统，还是有96位数据的同步HDL

8、C系统？b）无奇偶位、7位数据、11/2停止位的异步系统，还是有168位数据的同步HDLC系统？c）无奇偶位、8位数据、1停止位的异步系统，还是有192位数据的同步HDLC系统？29.写一段程序用UART传输数据至内存地址1111H处。UART的数据寄存器地址为9800H，启动传输的命令存贮于内存地址1112处，UARTs命令寄存器地址为980