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1、长江大学学报(自然科学版)2008年3月第5卷第1期:理工JournalofYangtzeUniversity(NatSciEdit)Mar2008,Vol5No1:Sci&Eng255基于VHDL语言的数字钟设计陈茂源(中国地质大学(武汉)信息工程学院,湖北武汉430074)[摘要]随着电子设计自动化(EDA)技术的进步,数字电路在实际生活当中已经占据了重要的位置。详细介绍了用VHDL语言开发数字钟的方法,并对整个系统的设计过程作了具体介绍,同时简介了EDA技术和VHDL语言。[关键词]EDA技术
2、;VHDL语言;数字钟[中图分类号]TP312[文献标识码]A[文章编号]16731409(2008)01N25503随着人类的不断进步,现代电子设计技术已进入一个全新的阶段,传统的电子设计方法、工具和器[1]件在更大的程度上被EDA所取代。在EDA技术中,最令人关注的的是逻辑设计仿真测试技术。该技术的出现,使电子系统设计大为简化。设计速度快、体积小、功耗小的集成电路已成为趋势。笔者详[1]细介绍了在Altera公司的Max+PlusII开发系统中基于VHDL语言设计的数字钟。1设计流程数字系统的设
3、计采用自顶向下、由粗到细,逐步分解的设计方法,最顶层电路是指系统的整体要求,最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模块,从而进行设计描述,并且应用EDA软件平台自动完成各功能模块的逻辑综合与优化,门级电路的[1]布局,再下载到硬件中实现设计。利用MAX+plusII进行电路设计的具体设计过程如下:1)设计输入MAX+plus支持多种设计输入方式,如原理图输入、波形输入、文本输入和它们的混合输入。2)设计处理设计输入完后,用MAX+plus的编译器编译、查错、修改直
4、到设计输入正确,同时将对输入文件进行逻辑简化和优化,最后生成一个编程文件。这是设计的核心环节。3)设计检查MAX+plus为设计者提供完善的检查方法设计仿真和定时分析。其目的是检验电路的逻辑功能是否正确,同时测试目标器件在最差情况下的时延,这一查错过程对于检验组合逻辑电路的竞争冒险和时序逻辑电路的时序、时延等至关重要。4)器件编程当电路设计和校验之后,MAX+plus的Programmer将编译器所生成的编译文件下载到具体的CPLD或者现场可编程门阵列(FieldProgrammableGateArray
5、,FPGA)器件中,即实现目标器件的物理编程。2系统设计[2,3]基于VHDL语言,用TopDown的思想进行设计。在各个模块都编译通过的基础上在顶层用原理图的方法实现。具体实现步骤如下:1)确定总体结构这是在进行系统具体编程设计之前就应该做的工作。有了这一步,就对数字钟的模块有了了解。在具体设计时只要根据这些模块各自的功能去编写程序,就图1数字钟系统框图大大提高了工作效率。系统总体结构框图如图1所示。[收稿日期]20071222[作者简介]陈茂源(1985),男,2004年大学入学,现主要从
6、事智能系统与信号处理方面的学习工作。256长江大学学报(自然科学版)2008年3月[2~4]2)系统功能分析整个系统以Altera的FPGAEPK1000为核心,外部设备比较简单,只需要几个拨码开关和6个数码管,开关分别作系统复位和校时用,6个数码管分别显示秒、分和小时。核心部分由3大模块组成,即时间计数模块、控制模块和显示模块。在系统设计时将控制模块和时间计数模块集成在一起。时间计数模块是通过计数产生秒、分和小时信号。显示模块对时间计数模块产生的秒、分、小时信号,通过时钟扫描逐个在数码管上显示。校时功能
7、主要是在计数器的设计上实现,通过设计正常计时和校时2个选通端完成正常计时和校时的切换。3)系统核心模块功能分析及实现!时间计数模块。时间计数模块由一系列的计数器进行级联实现,包括六进制、十进制、二十四进制计数器。秒和分钟的计数器的各位为十进制计数器。小时位的二十四进制计数则由一个VHDL程序实现。∀显示模块。显示模块由一个没有进位的六进制计数器、一个六选一选择器和一个七段译码器组成。六进制计数器为六选一选择器的选择判断端提供输入信号,六选一选择器的选择输入端段分别接秒个位、秒十位、分个位、分十位和小时位计数器的输
8、出,用来完成动态扫描显示。3系统各模块介绍1)cn6模块即无进位的六进制计数器,如图2所示。由此提供选择信号,可选择显示的数码管及对应的数,循环扫描显示。2)sel61模块即六选一选择器,如图3所示。对于给定的选择信号(由cn6模块的输出提供)输出对应的数,送到七段译码器。图2cn6模块3)disp模块即七段译码器,如图4所示。对于输入的4位B
