altera器件高级特性与应用

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1、Altera器件高级特性与应用解放军理工大学通信工程学院徐光辉ghxu@seu.edu.cn信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.1主要内容时钟管理片内存储器DSP模块高速差分接口高速串行收发器信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.21PartI:时钟管理信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.3时钟偏斜(skew)分配到系统中的时钟到达各个时钟末端（器件内部触发器的时钟输入端）的时钟相位不一致的现象。信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.42时钟抖动(jitter)时钟边沿的输出位置和理

2、想情况存在一定的误差。信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.5全局时钟网络(GlobalClockNetwork)到达各个目的点的偏斜最小高扇出的控制信号可以减小大扇出数对路径延时的影响，大大提高设计的性能，而且能够节省逻辑资源，防止综合与布线工具对逻辑的复制。信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.63QuartusII中全局时钟的设置选项高扇出时钟设置到全局时钟高扇出控制信号设置到全局时钟信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.7单个时钟不选择全局时钟网络高扇出控制信号设置到全局时钟信息产业部FPGA嵌入式系统设计

3、高级研修班讲义徐光辉P.84锁相环PLL的应用锁相环提供时钟合成，并管理片上时钟、外部系统时钟和高速I/O接口。PFD(鉴频鉴相器)比较输入参考时钟和反馈时钟LF(环路滤波器)和充电泵(CP)根据PFD的输出信号为VCO(压控振荡器)提供偏压VCO的偏压决定了PLL的输出频率信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.9StratixII锁相环示意图信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.105StratixII锁相环的工作模式锁相环模式FPLLEPLLNormal(缺省值：普通模式)√√Zerodelaybuffer(零延时缓冲)√E

4、xternalfeedback(外部反馈)√Nocompensation(无补偿)√√Sourcesynchronous(源同步)√√信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.111.Normal模式CLKx引脚与内部时钟网络同相PLLx_OUT引脚存在相位偏移信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.1262.ZeroDelayBuffer模式外部专用时钟输出与输入时钟对齐（输出时钟t=0）co信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.133.ExternalFeedback模式外部反馈输入与参考输入时钟对齐信息产业部F

5、PGA嵌入式系统设计高级研修班讲义徐光辉P.1474.NoCompensation模式FPGA内部的时钟延时没有补偿提供最好的时钟抖动(jitter)性能信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.15SourceSynchronous模式在IOE输入寄存器处，时钟延时与数据延时是一致的在W/OSERDES的源同步传输时非常理想信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.168PLL的电源设计信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.17PartII:片内存储器信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.189片内

6、RAM资源Altera公司FPGA中有三种内嵌的RAM块，分别是M512(512bit)、M4K(4kbits)以及M-RAM(512kbits)器件总RAM位数M-RAM块M4K块M512块EP2S15419,328078104EP2S301,369,7281144202EP2S602,544,1922255329EP2S904,520,4484408488EP2S1809,383,0409768930信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.19RAM之Megacore信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.2010单口RAM(Sing

7、le-PortRAM)读写地址是同一端口支持非同步的读写操作所有输入均寄存信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.21双口RAM(Dual-PortRAM)读写针对不同端口支持同时读写操作所有输入均寄存信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.2211三口RAM(Triple-portRAM)三个独立地址：一个写地址，两个读地址支持同时读写操作所有输入均寄存时钟有三种模式信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉P.23FIFO非常适合作速率匹配所有输入均为寄存型