数字逻辑设计实验五

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1、数字逻辑设计实验2011春季学期计算机硬件实验中心实验五用VHDL语言设计组合电路实验内容必做1、实现FPGA数码管显示功能测试2、设计实现四位并行加法器3、设计实现4选1数据选择器选做4、设计实现3-8译码器实验台介绍S0-S5显示“C1000000”，实验台正常工作输出信号FPGA核心芯片输入开关1、实现FPGA数码管显示功能测试实验内容通过简单的测试逻辑，使用拨动开关测试SD2100数字逻辑设计实验平台的数码管以及控制LED灯显示功能拨动开关5组：K0~K4数码管6组：S0~S5LED灯3组：LEDA，LEDB，LEDC1、实现FPGA数码管显示功能测试实验要求创建名

2、称为“姓名缩写test”的项目例：姓名“李云”，则创建项目名应为“lytest”新建vhd文件，编写相应的VHDL源代码参考源文件：C:DigitalLogicDesigntest.txt添加管脚定义ucf文件管脚定义文件：C:DigitalLogicDesigntest.ucf生成“××××.bit”文件使用COP2000+软件将其下载到实验台上的FPGA芯片中进行测试1、实现FPGA数码管显示功能测试验收要求概述FPGA设计全过程项目文件（姓名缩写test）VHDL源代码文件实验台操作演示2、设计实现四位并行加法器设计要求采用并行进位设计实现四位并行加

3、法器S(0)S(1)S(2)S(3)a(0)b(0)a(1)b(1)a(2)b(2)a(3)b(3)PGUPGUPGUPGUd(0)t(0)d(1)t(1)d(2)t(2)d(3)t(3)C(1)C(2)C(3)C(4)C(0)2、设计实现四位并行加法器设计要求信号定义信号名方向信号功能说明ain加数abin加数bCinin进位Sout加数a与b的相加结果Coutout相加结果进位2、设计实现四位并行加法器波形仿真2、设计实现四位并行加法器验收要求项目文件（姓名缩写add）VHDL源代码文件波形仿真文件实验报告原始记录3、设计实现4选1数据选择器设计要求自主设计并实现4选

4、1数据选择器功能给出4选1数据选择器的逻辑框图给出输入输出信号定义给出VHDL代码设计给出仿真波形3、设计实现4选1数据选择器3、设计实现4选1数据选择器验收要求项目文件（姓名缩写mux41）VHDL源代码文件波形仿真文件实验报告原始记录4、设计实现3-8译码器（选做）设计要求自主设计并实现3-8译码器功能给出3-8译码器的逻辑框图给出输入输出信号定义给出VHDL代码设计给出仿真波形完成下载执行的完整过程验收注意为每个实验创建一个新的项目，并保存到一个单独的目录中。（建议保存到E盘）所有实验做完后，统一验收。预习内容预习：实验六用VHDL语言设计时序电路

5、要求：熟悉ISE环境下FPGA设计与实践过程完成实验项目的设计，填写实验预习注意：VHDL代码需要在预习环节完成XilinxISE、ModelSim安装文件存储目录为:C:安装文件软件介绍XilinxISE集成开发环境ModelSim仿真软件COP2000+软件FPGA设计流程1.原理框图的设计2.源代码的输入3.逻辑综合4.波形的设计5.波形仿真6.管脚定义7.芯片逻辑的生成、下载及调试七段数码管S5S4S3S2S1S0LEDLEDCLEDBLEDAK4开关K3K2K1K02.源代码的输入（ISE软件）双击,进入ISE集成开发环境2.源代码的输入（ISE软件）

6、(1)建立新的项目(2)为项目添加VHDL源文件（VHDL模块）(3)编辑VHDL源文件2.源代码的输入（ISE软件）(1)使用NewProject建立新的项目2.源代码的输入（ISE软件）(1)使用NewProject建立新的项目不能包含中文字符2.源代码的输入（ISE软件）(1)使用NewProject建立新的项目2.源代码的输入（ISE软件）(2)用NewSource功能，添加VHDL模块项目名称芯片信息与项目名称一致文件类型2.源代码的输入（ISE软件）(2)用NewSource功能，添加VHDL模块输入输出方向若为总线型，则勾选端口名2.源代码的输入（ISE软件）

7、(3)编辑VHDL源文件去掉libraryUNISIM之前的注释符“--”VHDL源文件2.源代码的输入（ISE软件）(3)编辑VHDL源文件去掉libraryUNISIM之前的注释符“--”输入源代码(实验指导书P65)，并保存。3.逻辑综合（ISE软件）(1)Source窗口中选中“test-Behavioral”(2)双击Processes窗口“Synthesize-XST”动作出错的文件逻