1.2基本门电路设计-版图绘制

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1、集成电路设计实习ItIntegrattdCiitDiLbedCircuitsDesignLabs单元实验一（第二次课）基本门电路设计－－版图设计2006-2007InstituteofMicroelectronicsPekingUniversityAllrightsreserved实验目的及时间安排ò内容一：ò掌握基本门电路的版图设计ò熟悉Cadence版图设计、版图验证工具的使用ò内容二：ò完成2与非门的设计，包括原理图输入、电路仿真、版图设计、版图验证InstituteofMicroelectronics,PekingUniversity集成电路设计实习－单元实验一Page

2、2Copyright©2006-2007基本门电路设计1.版图图层ò本课程中使用CSMC双硅三铝混合信号工艺，主要的设计层包括òTB：tub，n阱，作为pmos器件衬底òTO：ThinOxideThinOxide，有源区，作为mos的源漏区òGT：gate，多晶硅1，作为mos栅极òSP：P＋注入区òSN：N＋注入区òW1：接触孔，金属1到多晶硅和有源区的接触孔òA1：铝1，第一层金属òW2：通孔1，金属1和金属2的接触孔òA2：铝2，第二层金属òW3：通孔2，金属2和金属3的接触孔òCP：bondpad，pad开孔òIM：第二层多晶硅电阻阻挡层òPC：polClyCap，用作

3、多晶硅电容上极板和多晶硅电阻的第二层多晶硅òPT：ptub，p阱，作为nmos器件衬底ò详细的工艺信息请参考设计规则（在CSMC05MS/docs目录下）InstituteofMicroelectronics,PekingUniversity集成电路设计实习－单元实验一Page3Copyright©2006-2007基本门电路设计2.由电路图产生初始版图òVirtuosoXL为cadence的连接关系驱动定制版图设计工具ò启动VirtuosoXLò第一步：打开inv的schematicviewò第二步：Schematic窗口：Tools->DesignSynthesis->La

4、youtXLòCreateNewòOKòOK，弹出VitVirtuosoXL窗口ò在VirtuosoXL窗口中，Design->GenFromSource，弹出LayoutGenerationOptions对话框（下页）InstituteofMicroelectronics,PekingUniversity集成电路设计实习－单元实验一Page4Copyright©2006-2007基本门电路设计òLayoutGeneration部分ò选中I/OPins，Instances，TransistorChainingTransistorChaining，TransistorFoldin

5、gòI/OPins部分òDflDefaultsòLayer/Master选择A1层ò选中CreateòApplyòPinLabelShapeò点击PinLabelOptions，在弹出的对话框中选中LayerNameLayerName后面的SameAsPinò点击OK后出现下页图，按照前面的设计要求进行版图设计InstituteofMicroelectronics,PekingUniversity集成电路设计实习－单元实验一Page5Copyright©2006-2007基本门电路设计Inv的版图设计ò在此基础上添加电源线vdd，地线gnd（可参考下页快捷键）ò按照电路图用相应

6、的层把mos管的各端连线画出来ò把vdd和N阱相连（用CSMC05MS库中的ntap），把gnd和衬底相连（用CSMC05MS库中的ptap）ò按照标准单元的画法，单元有统一的高度（这里是24um），统一的vdd和gnd走线宽度（2um）和位置（vdd走线在单元的最上端，gnd在最下端）InstituteofMicroelectronics,PekingUniversity集成电路设计实习－单元实验一Page6Copyright©2006-2007基本门电路设计VirtuosoLayoutEditor常用操作òInstance（添加元件，快捷键i）òRectangle（画矩形，

7、快捷键r），Polygon（画多边形，快捷键P），Path（画长连线，快捷键p）òCopy（c），Move（m），Stretch（s）òMerge（把多个相互重叠的图形合并成一块，M）òCreateRulerCreateRuler（添加标尺，快捷键k），ClearAllRulersClearAllRulers（K）òDescend（X），Return（B）òZoominby2（^z），Zoomoutby2（Z），Fit（f）òOption－>Display（e）中可以设置一些参数ò在命令过程