eda技术-第二章

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1、}2.1基于标准单元的ASIC设计流程}2.2可编程逻辑器件的ASIC设计流程}2.3可编程逻辑器件简介}2.1基于标准单元的ASIC设计流程}2.2可编程逻辑器件的ASIC设计流程}2.3可编程逻辑器件简介}设计公司和制造工厂分离，版图数据是交互的数据。}设计难度大、周期长，成本高，小公司无法承担成本开销系统规范说明系统划分逻辑设计与综合版图验证版图设计综合后仿真参数提取制版、流片封装测试与后仿真}SystemSpecification◦分析并确定整个系统的功能、要求达到的性能、物理尺寸，确定采用何种制造工艺、设计周期和设计费用，建立系统的行为

2、模型，进行可行性验证系统规范说明系统划分逻辑设计与综合版图验证版图设计综合后仿真参数提取制版、流片封装测试与后仿真}功能需求◦能够对三个一比特数据相加，计算出和与进位}性能需求◦能够达到500MHz}面积约束◦采用0.13μm工艺实现◦150μm2}设计周期◦1人天}行为模型的搭建}可行性分析}SystemPartition◦将系统分割成各个功能子模块，给出子模块之间信号连接关系。验证各个功能块的行为模型，确定系统的关键时序系统规范说明系统划分逻辑设计与综合版图验证版图设计综合后仿真参数提取制版、流片封装测试与后仿真}因为功能简单，可以不进行划分

3、}LogicDesignandSynthesis◦将划分的各个子模块用文本、原理图等方式进行具体描述◦对于硬件描述语言描述的设计模块需要用综合器进行综合获得具体的电路网表文件◦对于以原理图等描述方式描述的设计模块经简单编译后得到逻辑网表文件。系统规范说明系统划分逻辑设计与综合版图验证版图设计综合后仿真参数提取制版、流片封装测试与后仿真}按照全加器的功能需求设计硬件描述语言代码}逻辑设计过程中需要进行全面的功能仿真验证，保证全加器在功能上能够满足设计要求asumbFull_addercocit0abcisumco}将代码进行设计综合，得到电路网表}

4、SimulationafterSynthesis◦综合所得到的网表是电路逻辑的具体实现，为了验证其正确性，需要将电路单元的延迟标注于网表中，进行带延迟信息的仿真。系统规范说明系统划分逻辑设计与综合版图验证版图设计综合后仿真参数提取制版、流片封装测试与后仿真}需要考虑电路中单元的延迟asumbFull_addercocit0t1abcisumco}前端设计◦主要指逻辑设计，负责生成设计的门级网表。}后端设计◦将门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的版图的过程系统规范说明系统划分逻辑设计与综合前端设计后端设计版图验证

5、版图设计综合后仿真参数提取制版、流片封装测试与后仿真}LayoutDesign◦将逻辑设计中的每一个逻辑元件、电阻、电容等以及它们之间的连接转换成集成电路制造所需要的版图信息◦一般分为布局和布线两大步骤系统规范说明系统划分逻辑设计与综合版图验证版图设计综合后仿真参数提取制版、流片封装测试与后仿真}布局前准备◦设计数据读入EDA工具}布局◦将标准单元摆放至目标区域内}布线◦将单元间的引脚以及设计区域的引脚连接起来}最终版图}LayoutVerification◦版图设计完成后进行版图验证ñ主要包括版图原理图对比（LVS）ñ设计规则检查（DRC）ñ电

6、气规则检查（ERC）系统规范说明系统划分逻辑设计与综合版图验证版图设计综合后仿真参数提取制版、流片封装测试与后仿真}ParameterExtractionandBackAnnotatedSimulation◦版图验证完毕，进行版图的电路网表提取、参数提取，把提取的参数反注至网表文件，进行最后一步仿真验证工作。系统规范说明系统划分逻辑设计与综合版图验证版图设计综合后仿真参数提取制版、流片封装测试与后仿真}需要考虑电路中互连线寄生器件所带来的延迟t0t1aasumbbFull_addercocicisumco电容C}制版、流片◦指送IC生产线进行制版

7、、流片系统规范说明系统划分逻辑设计与综合版图验证版图设计综合后仿真参数提取制版、流片封装测试与后仿真设计掩膜加工封装测试基板硅圆片化学制剂}2.1基于标准单元的ASIC设计流程}2.2可编程逻辑器件的ASIC设计流程}2.3可编程逻辑器件简介}可编程逻辑器件作为通用型器件生产，通过对其编程实现逻辑功能。}灵活的现场可编程特性，较高的功能集成度和较快的速度成为研制和设计数字系统的理想选择}不用进行版图设计与验证，不用流片，降低了设计成本和周期，降低了门槛，扩大了应用领域＋前期设计编程电路后期生产可编程ASIC器件设计准备设计输入•原理图功能仿真•硬

8、件描述语言•波形图设计处理•优化、综合时序仿真•适配•布局、布线器件编程器件测试文本编辑器图形编辑器HDL源程序生成HDL源程序HDL综