华中科技大学verilog语言实验报告

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1、2016Verilog语言·实验报告·专业：计算机科学与技术班级：CS1409学号：U201414813姓名：唐礼威电话：15827505005邮件：1770723422@qq.com完成日期：2016.6.13华中科技大学课程实验报告目录1数据通路实验11.1实验目的11.2实验内容及要求11.3实验方案21.4实验步骤21.5故障及分析21.6仿真与结果31.7心得与体会42FSM实验52.1实验目的52.2实验内容及要求52.3实验方案62.4实验步骤62.5故障及分析72.6仿真与结果72.7心得与体会83意见和建议94附录101华中科技大学课程实验报告1数据通路实验1.1实

2、验目的综合应用掌握的简单组合电路和时序电路的设计方法，完成一个简单的数据通路的设计。1.2实验内容及要求1.根据下图给出的数据通路（图中R0、R1和ACC是寄存器，+是加法器，其它则是多路选择器），完成相应的Verilog程序设计，图中数据线的宽度为8位，要求可以扩充至16位或者是32位；2.根据下图给出的数据通路（图中SUM和NEXT是寄存器，Memory是存储器，+是加法器，==0是比较器，其它则是多路选择器），完成相应的Verilog程序设计，图1华中科技大学课程实验报告中数据线的宽度为8位，要求可以扩充至16位或者是32位。实验要求：程序必须自己编写，满足数据通路设计要求，综

3、合结果正确。1.1实验方案根据要求，先把选择器、加法器、寄存器、比较器和存储器分模块编写，在主模块中根据数据通路调用即可。题目中要求数据线宽度为8位，并且可以扩充至16位或32位，所以在前面定义WIDTH，利用parameter的参数传递功能来实现。1.2实验步骤1.分模块编写代码（见附录）2.运行综合RunSynthesis3.综合成功后检查RTLAnalysis中的电路图Schematic1.3故障及分析刚开始跑出来很多线是断的，后来发现是引脚对应部分的代码没有写完整。后来加法器和ACC的参数顺序写错，导致接线与题给的不一致，发现问题后及时改正了。1华中科技大学课程实验报告1.1

4、仿真与结果Schematic图形如下：第一个数据通路：1华中科技大学课程实验报告第二个数据通路：由以上两图可得，成功完成了要求的数据通路的设计，满足了各基本器件的输入输出链接要求；改变数据线宽度后再检查电路图，发现数据线做出相应改变，完成该实验。1.1心得与体会对数据通路的设计有了更好的理解，明白了数据通路的基本器件构成，熟悉了这些器件的功能和端口，掌握了Verilog完成基本运算器件的设计，完成了数据通路的设计。1华中科技大学课程实验报告1FSM实验1.1实验目的掌握用Verilog语言进行FSM设计、实现和仿真的方法。1.2实验内容及要求5.1_1、用FSM实现一个mealy型序

5、列检测器，对一位的串行输入序列中的“1”的数量进行检测。如果“1”的总数可以被3整除，输出“1”，否则输出“0”。5.1_2、用FSM实现一个moore型序列检测器，对两位的串行输入序列进行检测。输入01,00时，输出0，输入11,00时，输出1，输入10,00时，输出反向。5.1_3、用FSM实现一个计数器（采用存储器），对一位的输入进行计数。计数序列为：000,001,011，101,111，010。5.2、用FSM实现一个序列识别器，该FSM的状态转移图如下所示，它能够对一位的串行输入序列中的“1”的数量进行检测。如果FSM发现输入“1”的总数可以被3整除时，输出“1”；否则，

6、输出“0”。同时针对“01011011101”输入序列，写出相应的仿真程序并进行真波测试。1华中科技大学课程实验报告1.1实验方案先根据要求画出状态图，根据状态图编写程序，根据程序编写仿真程序，最后得出结果和结论。1.2实验步骤5.1_1状态图：S1S0in=1/1in=1/0in=0/0in=1/0in=1/0S4S3in=0/0in=1/1in=0/05.1_2状态图：S0in=00in=01in=10in=11S2S1S3S6S5S4in=00in=00in=00out=0out翻转out=11华中科技大学课程实验报告5.1_3状态图：1.根据以上状态图编写源程序（见附录）2.

7、运行综合RunSynthesis3.综合正确后编写仿真程序4.仿真，得到仿真波形，验证结果1.1故障及分析无故障1.2仿真与结果5.1_1：如图，1的个数是3的倍数时输出1与预期一致5.1_2：如图，输入01后再输入00，输出0；输入11后再输入00，输出1；输入10后再输入00，输出翻转：与预期一致1华中科技大学课程实验报告5.1_3：如图，输出序列为000,001,011,101,111,010（重复）与预期一致5.2：如图，1的个数是3的倍数时输出1