洛杉矶活力洛城万怡酒店(courtyard by marriott los angeles l.a. live)

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1、长沙学院课程设计说明书题目洗衣机控制器的设计系(部)电子与通信工程系专业(班级)电气工程及其自动化2班姓名赵健康学号2011024212指导教师谢明华起止日期2013-12-16至2013-12-3113EDA技术课程设计任务书系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：谢明华课题名称洗衣机控制器的设计设计内容及要求（1）课题内容：1、设计一个电子定时器，定时180秒，在这3分钟之内控制洗衣机作如下运转：定时启动®正转20秒®暂停10秒®反转20秒®暂停10秒®定时未到回到“正转20秒®暂停10秒®……”，定时到则停止；2、

2、定时到，则停机发出1秒钟的音响信号；3、用数码管显示当前洗衣机的动作及该动作运行的时间。正转、反转及暂停动作分别用H、F和P来表示。（2）主要任务：完成该系统的硬件和软件的设计，并制作出实物装置，调试好后并能实际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计说明书。设计工作量1、VHDL语言程序设计；2、波形仿真；3、在实验装置上进行硬件测试，并进行演示；4、提交一份完整的课程设计说明书，包括设计原理、程序设计、程序分析、仿真分析、硬件测试、调试过程，参考文献、设计总结等。进度安排起止日期（或时间量）设计内容（或预期

3、目标）备注第1天课题介绍，答疑，收集材料第2天设计方案论证第3天进一步讨论方案,对设计方案进行必要的修正，方案确定后开始进行VHDL语言程序设计第4天设计VHDL语言程序第5~9天在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示第10天编写设计说明书教研室意见年月日系（部）主管领导意见年月日13长沙学院课程设计鉴定表姓名赵健康学号2011024212专业电气工程及其自动化班级电气2班设计题目洗衣机控制器的设计指导教师谢明华指导教师意见：评定等级：教师签名：日期：答辩小组意见：评定等级：　　　　　答辩小组长签名：　　　　

4、　日期：　　　　教研室意见：教研室主任签名：日期：　系（部）意见：系主任签名：　　　　　　　　日期：　　　　　说明课程设计成绩分“优秀”、“良好”、“及格”、“不及格”四类；13目录一设计方案5二设计原理及其实现过程52.1设计总原理52.2设计框图62.3模块设计和相应模块62.3.1预制时间和减法计数器模块62.3.2数码管动态扫描及状态显示模块72.3.3分频模块9三总电路仿真波形及引脚分配103.1仿真波形及分析103.2引脚分配11四测试结果12五课程设计心得12六参考文献1213一设计方案本定时器实际上包含两级定时的概念，一是总

5、洗涤过程的定时，而是在总洗涤过程中又包含电机的正转、反转和暂停三种定时，并且这三种定时是反复循环直至所设定的总定时时间到位置。当总定时时间在0~20min以内设定一个书之后T为高电平1，然后用倒计时的方法每分钟减1直至T变为0。在此期间，若Z1=Z2=1，实现正转；若Z1=Z2=0，实现暂停；若Z1=1,Z2=0,实现反转。实现定时的方法很多，比如采用单稳电路实现定时，又如将定时初值预置到计数器中，使计数器运行在减计数状态，当减到全零时，则定时时间到。如图所示的电路原理框图就是采用这种方法实现的。由秒脉冲发生器产生的时钟信号经60分频后，得

6、到分脉冲信号。洗涤定时的时间的初值先通过拨盘或数码开关设置到洗涤时间计数器中，每当分脉冲到来计数器减1，直至减到定时时间到为止。运行中间，剩余时间经译码后在数码管上进行显示。二设计原理及其实现过程2.1设计总原理洗衣机控制器的设计主要是定时器的设计。由一片FPGA(FieldProgrammableGateArray)和外围电路构成了电器控制部分。FPGA接收键盘的控制命令，控制洗衣机的进水、排水、水位和洗衣机的工作状态、并控制显示工作状态以及设定直流电机速度、正反转控制、制动控制、起停控制和运动状态控制。对FPGA芯片的编程采用模块化的V

7、HDL13(硬件描述语言)进行设计，设计分为三层实现，顶层实现整个芯片的功能。顶层和中间层多数是由VHDL的元件例化语句实现。中间层由无刷直流电机控制、运行模式选择、洗涤模式选择、定时器、显示控制、键盘扫描以及对直流电机控制板进行速度设定、正反转控制、启停控制等模块组成，它们分别调用底层模块。2.2设计框图2.3模块设计和相应模块2.3.1预制时间和减法计数器模块由于洗衣机有工作时间，必须要一模块来控制它的工作时间范围，所以我们设计了一个减法计数器模块，当洗衣机开始工作后，减法计数器即会实现减数功能，直到时间减到零，洗衣机便停止工作。预制时

8、间和减法计数器模块程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityco