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1、北京航空航天大学2012～2013学年第二学期《电子电路设计训练》期末考试试卷（2013年6月22日）班级：__________；学号：______________；姓名：__________________；成绩：___________（宋体五号字）注意事项：1、本试卷为闭卷考试；2、解答问题时，请给出必要的步骤，并注意结构完整；3、请直接在试卷上作答；4、模拟部分和数字部分分别计分。总计分栏：模拟部分（50分）数字部分（50分）合计A．模拟部分（共50分）计分栏1(2分)2(2分)3(3分)4(3分)5(3分)6(2分)7(1
2、2分)8(5分)9(18分)合计正题：（宋体五号字）（题单形式）一、（分）二、（分）A．数字部分（共50分）计分栏一(10分)二(5分)三(27分)四(8分)合计一、单项选择题（共10分，每空1分）1．IP核在EDA技术和开发中具有十分重要的地位；提供用Verilog等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为________。A.软核B.硬核C.固核D.都不是2．下列EDA软件中，哪一个不具有逻辑综合功能：________。A.Max+PlusIIB.ModelSimC.QuartusIID.Synpli
3、fy3．已知a=1’b1;b=3’b001;那么{a,b}=________。A.4’b0011B.3’b001C.4’b1001D.3’b1014．在Verilog语言中，a=4’b1011，那么&a=_______。A.4’b1011B.4’b1111C.1’b1D.1’b05．信号没有定义数据类型时，缺省为________类型。A.regB.wireC.triD.不可用6．在连续赋值语句中，assignaddr[3:0]=-3;addr被赋予的值是________。A.4’b1101B.4’b0011C.4’bXX11D.4
4、’b11007．寄存器类型在赋新值以前保持________。A.0B.1C.XD.原值8．下列关于同步有限状态机的描述错误的是________。A.状态变化只能发生在同一个时钟跳变延；B.状态是否变化只取决于输入信号，只要输入信号满足，就会立刻跳入到下一个状态；C.在时钟上升沿或者下降沿，根据输入信号的变化确定电路状态；D.利用同步状态机可以设计出极其复杂灵活的数字逻辑电路系统。9．P，Q，R都是4位的输入矢量，下面哪一种表达形式是正确的：________。A.inputP[3:0],Q,R；B.intputP,Q,R[3:0]；
5、C.intputP[3:0],Q[3:0],R[3:0]；D.input[3:0]P,Q,R；10．在下列程序中，给出了几种硬件实现，问以下的模块被综合后可能是哪一种：________。always@(posedgeClock)if(A)C=B;A.不能综合；B.一个上升沿触发器和一个多路器；C.一个输入时A，B，Clock的三输入与门；D.一个透明锁存器；二、填空题（共5分，每空1分）1．某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(___________
6、________)；若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达应该写为always@(____________________)。2．有表达式：wire[7:0]x;/*请补充变量y的定义*/_____________________assignx=8’hEB;assigny=&x;请问y的值为：____________________。3．`timescale用于说明程序中的时间单位和仿真精度，语句`timescale1ns/100ps中，程序中的仿真精度为：___
7、_________________。三、电路及时序分析题（共27分）1．根据下面的Verilog程序，在程序右方空白区域画出产生的信号波形。（8分）moduleclockgen_bloc(A,B);outputA,B;rega,b;initialbeginA=0;B=1;#10A=1;forkB=0;#10B=1;#20A=0;join#10B=0;#10A=1;B=1;endendmodule1．根据时序图设计与之功能匹配的Verilog程序，注意程序完整。（6分）2．利用行为描述方法设计如下四选一的数据选择题，完成程序填空。（
8、7分）modulemux4_to_1(_________________);outputy;________y;_______d0,d1,d2,d3,s1,s2;always@(____________________);begincase(___
