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1、注释无法直接打出中文，用文本编辑器打出后复制到注释处Quartus起名要求总共涉及到的名字有工程名，模块名，具体描述模块的Verilog文件名，原理图文件名。工程名为A，那么最终需要编译的文件的名字必须和工程名相同。只能将最终需要编译的原理图命名为A（可能一个工程下不只一个原理图，要将最后仿真需要的总原理图命名为A），而模块名一定不能为A。在Verilog程序中描述模块时，可以给模块起名为B，程序完成后不需要编译，直接createsymbol，在一个Verilog程序中可以定义多个模块，名字均不同，并且可以在一个模块中使用其他的模块，
2、在createsymbol时程序中有几个模块就会相应产生几个器件。这个Verilog程序文件（.v文件）的名字可以为A或不为A。总之：工程名为A，最终要编译的总原理图名一定要为A，原理图中使用的各模块名一定不能为A，定义这些模块的Verilog文件名可以为A或不为A。建立相应的文件blockdiagram/schematicfile建立原理图、表模块文件vectorwaveformfile建立矢量波形文件,保存后仿真，分为功能仿真与时序仿真,功能仿真忽略了延时，时序仿真加上了延时方法：assignments-----settings,
3、在simulationmode中选择functional是功能仿真，timeing是时序仿真设置完成后，要生成功能仿真网络表processing--generatefunctionalsimulationnetlist再点击按钮进行仿真规划引脚分布：assignments—pinplanner(必须要选定器件才能规划引脚)触发器D：Q*=DJK:Q*=JQ’+K’QT:Q*=T’Q+TQ’SR:Q*=S+R’Q混合编辑自底向上：建立工程，建立2个（或以上）所需的VerilogHDL文件，并输入代码保存。创建图元：file----cre
4、at/update----creatsymbolfilesforcurrentfile,生成.bsf格式的图元文件。再新建原理图文件，上述图元文件就可以添加进原理图文件中了。自顶向下：建立工程，建立原理图文件，放置符号块（blocktool），在blockproperties中设置名字、I/O类型等，添加模块引线（nodetool/bustool等）并设置属性（general选项卡设置I/O类型，mappings设置连线节点名称）。右击符号块选择createdesignfileformselectedblock,选择verilogHD
5、L语言，单击OK，在生成的“.v”文件中修改代码VerilogHDL语言都是以module开始以endmodule结束的一段程序Module<模块名>(<端口列表>)<定义><模块条目>endmodule其中注意：工程名，verilogHDL文件名，模块名要相同才不会报错。Assign连续赋值语句，一直检测等式左右两端变量，一旦其中一个发生变化，就重新赋值并传给等式左端输出。在一个VerilogHDL文件中调用子模块：3个方法法一：首先建立工程（eg.lm），再建立VerilogHDL文件（lm），编写完成后将其设置为顶层文件，pro
6、ject--setastoplevelentiey。再建立VerilogHDL文件（ll），当做子文件。即可在lm中调用ll了。VerilogHDL区分大小写；并且包含102个关键词，关键词必须小写Parameter(小写)进行参数声明，eg：parameterparam1=count,BIT=1;可以声明数字也可以是计算表达式。预处理命令：见VerilogHDL程序设计与应用P19`include中的`是键盘左上角1旁边的那个键在英文状态下的输入法二：`include"F:quartusexercise4调用子模块ll.v"
7、modulelm(in1,in2,out);inputin1,in2;outputout;wirew1;llll1(in1,in2,w1);llll2(w1,w1,out);endmodule法三：等价于modulell(in1,in2,out);inputin1,in2;outputout;assignout=~(in1&in2);endmodulemodulelm(in1,in2,out);inputin1,in2;outputout;wirew1;llll1(in1,in2,w1);llll2(w1,w1,out);endmod
8、uleO（o）八进制B(b)二进制D(d)十进制H(h)十六进制线网的声明语法：net_kind[msb:lsb]net1;Net_kind是网线类型，[msb:lsb]定义网线宽度，不写默认是1（[2:0]宽度为3）n
