种FPGA抗辐射工艺映射方法研究

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1、第11期电子学报V01．39No．H2011年11月ACTAELECTR0NICASINICANov．20l1一种FPGA抗辐射工艺映射方法研究陈志辉，章淳，王颖，王伶俐(复旦大学专用集成电路与系统国家重点实验室，上海201203)摘要：提出一种基于部分TMR和逻辑门掩盖的FPGA抗辐射工艺映射算法FDRMap，以及一个基于蒙特卡洛仿真的并行错误注入和仿真平台．该平台和算法已经应用到复旦大学自主研发的FPGA芯片FDP4软件流程的工艺映射模块．实验结果表明，FDRMap能够在增加14．06％LUT数目的前提下，降低电路的抗辐射关键度32．

2、62％；与单纯采用部分TMR的方法相比，在节省12．23％的LUT数目同时，还能额外降低电路关键度12．44％．关键词：现场可编程门阵列；工艺映射；抗辐射；错误仿真；单粒子翻转中图分类号：3'5147文献标识码：A文章编号：0372—2112(2011)11-25o7一o6AnFPGARobustTechnologyMappingMethodCHENZhi-hui，ZHANGChun，WANGYing，WANGLing-li(StateKeyLaboratoryofAS1CandSystem，FudanUniversity，Shangha

3、i201203，China)Abstract：Anovelmdiafion-hardFPGAtechnologymappingmethodbasedonpartialTMRandlogicgatemasldngandafastparallelfaultinjectionandMonteCarlosimulationplatformarepresented．ThisplatformandmethodhavebeenusedinthemappingmodulewhichispartoftheCADflowforserf-developedFP

4、GAbyFudanUnivemitynamedFDP4．TheexperimentalresultsshowthatFDRMapcandecreasethecircuitfaultcriticalityby32．62％withthe14．06％areapenalty．ComparingtothepartialTMR．itdecreasesthecriticalityby12．44％alongwithreducingthel'esourcesby12．23％．Keywords：fieldprogrammablegatearray(FPGA)

5、；technologymapping；radiation-hard；faultsimulation；singleeventupset(SEU)编程逻辑单元的前提下提高抗辐射性能，比如通过匹配1引言增加等价电路的再汇聚路径，增加冗余可编程点来提高现场可编程门阵列(FieldProgranm~leGateArray，电路的错误屏蔽功能j，或者利用查询表(1ook—UpFPGA)由于其电路功能可重配置、开发周期短、设计成Table，LUT)可编程点冗余信息的方法_9_来掩盖错误．本低等优点，被广泛应用到国防武器装备、民用通信、航本文提出了一个基

6、于蒙特卡洛并行仿真的快速错空航天等领域．但随着集成电路工艺技术的提高，器件误注入和仿真平台，还提出一种新型抗辐射工艺映射算特征尺寸不断减小，芯片更易受到辐射导致的单粒子翻法FDRMap，并且将平台和算法实际应用到复旦大学自转(singleEventUpset，SEU)E1J的影响，使电路功能发生主研发的FPGA芯片FDP4软件流程中．错误．与专用集成电路相比，由于采用大量SRAM可编2错误仿真平台程点来实现逻辑功能，FPGA受到SEU的影响更加严重．如何提高FPGA应用的鲁棒性，提高电路的平均失2．1错误建模效时间，已成为目前FPGA研究

7、的一个热点方向¨2．3J．由于在辐射环境下同时多个SRAM发生翻转的概Xilinx，Mtem，Actel公司分别在硬件层面上提出了率极低⋯，本文采用基于LUT可编程点的单粒子错误抗辐射的FPGA架构_3J，学术界也已经针对FPGA的概率模型[9,10]．为了量化每一个SRAM可编程点对于抗SEU性能做了广泛的研究J．利用电路结构冗余性SEU的关键程度，定义LUT每一个的SRAM可编程点b改进抗辐射性能的方法很早就被提出来，如最常见的三的关键度为：模冗余方法_7J，但是这种方法在电路的面积功耗性能上1c6=l{lC()≠Cb()}l(1)产

8、生了很大开销．利用电路逻辑冗余性可以在不增加可收稿日期：2011．04．20；修回日期：2011—06．282508电子学报2011年其中n为电路c的输人数目，是输入向量，∈{0，入组合进行仿