VHDL教程——免费

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1、VHDL培训教程欢迎参加VHDL培训浙江大学电子信息技术研究所电子设计自动化(EDA)培训中心编写:王勇TEL:7951949或7951712EMAIL:wangy@isee.zju.edu.cnVHDL培训教程第一讲、VHDL简介及其结构第二讲、VHDL中的对象、操作符、数据类型第三讲、VHDL中的控制语句及模块第四讲、状态机的设计第一讲、VHDL简介及其结构通过本课的学习您可以了解以下几点1、VHDL的基本概念2、VHDL的基本结构3、VHDL的设计初步VHDL-VHSICHardwareDecriptionLanguage其中VHSIC-Ve

2、ryHighSpeedIntegratedCircuit电子设计自动化的关键技术之一是要求用形式化方法来描述硬件系统。VHDL适应了这种要求。什么是VHDLVHDL和VerilogHDLVerilogHDL：另一种硬件描述语言，由Verilog公司开发，1995年成为IEEE标准。优点：简单、易学易用缺点：功能不如VHDL强大，仿真工具少VHDL：1987年成为IEEE标准优点：功能强大、通用性强。缺点：难学VHDL的发展历史起源于八十年代，由美国国防部开发两个标准:1、1987年的IEEE1076（VHDL87）2、1993年进行了修正（VHDL

3、93）VHDL在电子系统设计中的应用电子系统的设计模块VHDL在电子系统设计中的应用电子系统设计的描述等级1、行为级2、RTL级（Registertransferlevel）3、逻辑门级4、版图级用VHDL可以描述以上四个等级VHDL在电子系统设计中的应用系统设计的描述等级-制版级VHDL在电子系统设计中的应用系统设计的描述等级-逻辑门级VHDL在电子系统设计中的应用系统设计的描述等级-RTL级VHDL在电子系统设计中的应用系统设计的描述等级-行为级如何使用VHDL描述硬件实体Entity(实体）Architecture1（构造体）Architec

4、tureNprocess(进程结构）block(块结构）subprograms(子程序）procedure（过程）function(函数）libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;entitycountisport(clock,reset:inSTD_LOGIC;dataout:outSTD_LOGIC_VECTOR(3downto0));endcount;architecturebehaviorlofcountissignaldatabuffer:S

5、TD_LOGIC_VECTOR(3downto0);begindataout<=databuffer;process(clock,reset)beginif(reset='1')thendatabuffer<="0000";elsif(clock'eventandclock='1')thenifdatabuffer="1000"thendatabuffer<="0000";elsedatabuffer<=databuffer+'1';endif;endif;endprocess;endbehavioral;VHDL结构要点1、ENTITY（实体）格

6、式：Entity实体名IS[类属参数说明][端口说明]EndEntity；其中端口说明格式为：PORT(端口名1，端口名N：方向：类型）其中方向有:IN,OUT,INOUT,BUFFER,LINKAGEVHDL结构要点注意简单地说In不可以出现在<=或:=的左边out不可以出现在<=或:=的右边buffer可以出现在<=或:=的两边In信号只能被引用,不能被赋值out信号只能被赋值,不能被引用buffer信号可以被引用,也可以被赋值VHDL结构要点例子(HalfAdd)其内部结构将由Architecture来描述VHDL结构要点2、Arcthite

7、cture（构造体）格式：Arcthitecture构造体名of实体名is[定义语句]内部信号、常数、元件、数据类型、函数等的定义begin[并行处理语句和block、process、function、procedure]end构造体名；VHDL结构要点例子(HalfAdd)VHDL结构要点例子(FullAdd)（学习如何调用现有模块）VHDL结构要点实例(FullAdd)-entityVHDL结构要点实例(FullAdd)-architectureVHDL中的设计单元除了entity(实体)和architecture(构造体)外还有另外三个可以独

8、立进行编译的设计单元Package（包集合）属于库结构的一个层次，存放信号定义、常数定义、数据类型、元件语句、函数定义和过