调制与解调VHDL程序及仿真

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1、CPSK调制VHDL程序及仿真CPSK调制VHDL程序--文件名：PL_CPSK--功能：基于VHDL硬件描述语言，对基带信号进行调制libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_CPSKisport(clk:instd_logic;--系统时钟start:instd_logic;--开始调制信号x:instd_logic;--基

2、带信号y:outstd_logic);--已调制输出信号endPL_CPSK;architecturebehavofPL_CPSKissignalq:std_logic_vector(1downto0);--2位计数器signalf1,f2:std_logic;--载波信号beginprocess(clk)--此进程主要是产生两重载波信号f1，f2beginifclk'eventandclk='1'thenifstart='0'thenq<="00";elsifq<="01"thenf1<='1

3、';f2<='0';q<=q+1;elsifq="11"thenf1<='0';f2<='1';q<="00";elsef1<='0';f2<='1';q<=q+1;endif;endif;endprocess;process(clk,x)--此进程完成对基带信号x的调制27beginifclk'eventandclk='1'thenifq(0)='1'thenifx='1'theny<=f1;--基带信号x为‘1’时，输出信号y为f1elsey<=f2;--基带信号x为‘0’时，输出信号y为f

4、2endif;endif;endif;endprocess;endbehav;2.CPSK调制VHDL程序仿真图及注释CPSK调制VHDL程序仿真图及注释如图8.11.10所示。（a）CPSK调制VHDL程序仿真全图注：a.载波信号f1、f2是通过系统时钟clk分频得到的，且滞后系统时钟一个clk。b.调制输出信号y滞后载波一个clk；滞后系统时钟两个clk。27（b）CPSK调制VHDL程序仿真全局部放大图图8.11.10CPSK调制VHDL程序仿真图及注释8.11.8CPSK解调VHDL程序

5、及仿真1.CPSK解调VHDL程序--文件名：PL_CPSK2--功能：基于VHDL硬件描述语言，对CPSK调制的信号进行解调libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_CPSK2isport(clk:instd_logic;--系统时钟start:instd_logic;--同步信号x:instd_logic;--调制信号y:

6、outstd_logic);--基带信号endPL_CPSK2;architecturebehavofPL_CPSK2issignalq:integerrange0to3;beginprocess(clk)--此进程完成对CPSK调制信号的解调beginifclk'eventandclk='1'thenifstart='0'thenq<=0;elsifq=0thenq<=q+1;--在q=0时，根据输入信号x的电平来进行判决ifx='1'theny<='1';elsey<='0';endif;e

7、lsifq=3thenq<=0;elseq<=q+1;27endif;endif;endprocess;endbehav;2.CPSK解调VHDL程序仿真图及注释CPSK解调VHDL程序仿真图及注释如图8.11.13所示。（a）CPSK解调VHDL程序仿真全图注：a.当q=0时，根据x的电平来进行对判决。b.输出信号y滞后输入信号x一个clk。（b）CPSK解调VHDL程序仿真局部放大图图8.11.13CPSK解调VHDL程序仿真图及注释8.11.10绝对码－相对码转换VHDL程序及仿真1.绝对

8、码－相对码转换VHDL程序--文件名：PL_DPSK27--功能：基于VHDL硬件描述语言，对基带信号进行绝对码到相对码的转换libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_DPSKisport(clk:instd_logic;--系统时钟start:instd_logic;--开始转换信号x:instd_logic;--绝对码输入