有限状态机(FSM)的设计

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1、实验报告四有限状态机（FSM）的设计一、实验目的1、了解FSM的应用范围和两种类型的不同特点；2、掌握FSM的电路结构和设计特点。二．实验内容设计一个串行数据检测器，连续4个或4个以上的1时输出为1，其他情况下输入情况为0，编写测试模块并给出仿真波形三、实验步骤1.程序编程moduleceshi(x,z,clk,rst,clk1);inputx,clk,rst;outputz;regz;outputclk1;regclk1;reg[2:0]state;reg[27:0]n;parameterIDLE='

2、d0,A='d1,B='d2,C='d3;always@(posedgeclk)beginif(n==24999999)beginclk1=~clk1;n=0;endelsen=n+1;endalways@(posedgeclk1)if(!rst)beginstate<=IDLE;endelsecase(state)IDLE:if(x==1)beginstate<=A;z=0;endelsebeginstate<=IDLE;z=0;endA:if(x==1)beginstate<=B;z=0;endel

3、sestate<=IDLE;B:if(x==1)beginstate<=C;z=0;endelsestate<=IDLE;C:if(x==1)beginstate<=D;z=1;endelsestate<=IDLE;D:if(x==1)beginstate<=D;z=1;elsestate<=IDLE;enddefault:state<=IDLE;endcaseendmodule2.检测程序`timescale1ns/1ns`include"./ceshi.v"moduleceshi_top;regcl

4、k,rst;reg[23:0]data;wirex,z,clk1;assignx=data[23];always#10clk=~clk;always@(posedgeclk)data={data[22:0],data[23]};initialbeginclk=0;rst=1;#2rst=0;#30rst=1;data='b1101_1111_0011_0010_1010;#500$stop;endceshim(x,z,rst,clk1);Endmodule3.对应引脚4仿真结果