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1、reg[7:0]q=8‘b10000000;右边是最低位，q[0]~q[6]为0，q[7]为1q[7:0]<={q[0],q[7:1]}相当于一个循环右移操作，将q[0]的值赋给q[7]，q[7]~q[1]依次向右移位一位。根据前值8‘b10000000，第一个时钟周期后变为8‘b01000000;第二个时钟周期后变为8‘b00100000;类推。第八个时钟周期后又回到q=8‘b10000000一、选择题：1、下列标示符哪些是合法的（B）A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值，起缺省值是（D）A、xB、1C、0D、z3、现网中的值被解释为无符号
2、数。在连续赋值语句中，assignaddr[3:0]=-3;addr被赋予的值是（A）//补码！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0]mema[255:0]正确的赋值是（A）A、mema[5]=3’d0,B、8’d0;C、1’b1;D、mema[5][3:0]=4’d15、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是(D)modulecode(x,y);moduletop;parameedelay1=1,del
3、ay2=1;…………….………………………………code#(1,5)d1(x1,y1);endmoduleendmoduleA、（1,1）B、（5,5）C、（5,1）D、（1,5）6、“a=4’b11001,b=4’bx110”选出正确的运算结果（B）A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale10ns/100ps，选择正确答案（C）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“currentvalue=%0b,a=%0d”,a,a)正确显示为（B）//去除无效0A
4、、currentvalue=1001,a=09B、currentvale=1001,a=9C、1001,9D、currentvale=00…001001,a=99、alwaysbegin#5clk=0；#10clk=~clk;end产生的波形（A）//5占15的1/3A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名`definesuma+b+c下面宏名引用正确的是（C）//注意引用A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题：（共15分，每小题3分）1、某一纯组合电路输入为in1，in2和in3
5、，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3);若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always@(posedgeclk)。//@(条件表达式)do_something；表示等待条件表达式满足，然后do_something，然后就往下走了。通常用在testbench中，不可综合。------------------------------------always@(aorborc)begindo_something;end表示不停地监测a、b、c，一旦它们
6、任何一个发生变化，就立刻do_something，并且这个“监测”是始终存在的。这种电路综合出来时组合逻辑电路。------------------------------------always@(posedgeclk)begindo_something;end表示不停地监测clk的上升沿，一旦监测到，就立刻do_something，并且这个“监测”是始终存在的。这种电路综合出来时时序逻辑电路。当然，也可以把posedge改成negedge，那就成了监测下降沿。带异步复位端的寄存器的写法类似是这样的always@(posedgeclkornegedgerst_n)begin//reset
7、isactivelowif(rst_n)reset_process;elseset_register_value;end2、在模块中对任务进行了定义，调用此任务，写出任务的调用mytast(f,g,m,n,p)//。//先输出，再输入taskmytast;要求：变量的传递关系如下outputx,y;m——a，n——b，p——c，x——f，y——ginputa,b,c;…….endtask3、if(a)out1<=int1
