数字逻辑 5：异步步时序逻辑new

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1、第五章异步时序逻辑异步时序电路(asynchronoussequentialcircuit)异步时序电路可分为两类：一类叫脉冲异步时序电路，输入是脉冲，存储器件也是触发器，但触发器不受统一的时钟限制；另一类是电平异步时序电路，输入是电平，存储器件是延迟线∆t，∆t表示输入和输出间的延迟量。1《数字逻辑》第五章·异步时序逻辑逻辑框图2《数字逻辑》第五章·异步时序逻辑电平输入和脉冲输入(levelinputsandpulseinputs)脉冲输入：其脉冲宽度要有一定限制。脉冲之间的间隔可以不同，但应足够长，以便使电路能够有充足的时间从非稳态→稳态。电平输入：状态之间的变化(转换

2、)是由电平输入的变化引起的。要求输入变化的时间间隔足够长，以便电路有充足的时间从非稳态→稳态变化。3《数字逻辑》第五章·异步时序逻辑时序条件基本工作方式：异步时序电路中当且仅当它处于内部稳定状态时，才允许外部输入变化。要求一根或几根输入线上两次跳变之间的时间间隔不能太小。只有当一次跳变在电路中引起的响应完全结束时，才允许输入电平发生第二次跳变。单输入变化：每一时刻仅允许一个输入变量发生变化。节拍：按输入信号的变化来区别状态转换的节拍。4《数字逻辑》第五章·异步时序逻辑脉冲异步时序逻辑分析步骤写出电路的输出函数和激励函数表达式；列出电路次态真值表或次态方程组；作出状态表和状态图

3、；画出时间图并用文字描述电路的逻辑功能；5《数字逻辑》第五章·异步时序逻辑分析实例6《数字逻辑》第五章·异步时序逻辑分析实例7《数字逻辑》第五章·异步时序逻辑分析实例8《数字逻辑》第五章·异步时序逻辑分析实例9《数字逻辑》第五章·异步时序逻辑分析实例10《数字逻辑》第五章·异步时序逻辑脉冲异步时序逻辑设计脉冲异步时序电路的设计方法与同步时序电路设计很相似，只是要把各个CP作为输入信号处理，所以要增加时钟方程和时钟矩阵。在脉冲异步时序逻辑电路设计时,主要应注意以下两点：由于不允许两个或两个以上输入端同时为1(用1表示有脉冲出现)，所以形成原始状态图和状态表时，若有多个输入信号，

4、则只需考虑多个输入信号中仅一个为1的情况。由于电路中没有统一的时钟脉冲，因此当存储电路采用带时钟控制端的触发器时，激励函数的时钟端是作为激励函数处理的。11《数字逻辑》第五章·异步时序逻辑设计实例12《数字逻辑》第五章·异步时序逻辑设计实例13《数字逻辑》第五章·异步时序逻辑设计实例14《数字逻辑》第五章·异步时序逻辑设计实例15《数字逻辑》第五章·异步时序逻辑常用中规模异步计数器为了达到多功能的目的，异步计数器往往采用组合结构，即由两个独立的计数器组成。如74LS90由模2和模5计数器组成，74LS93由模2和模8计数器组成等。16《数字逻辑》第五章·异步时序逻辑74LS9

5、0异步计数器管脚图17《数字逻辑》第五章·异步时序逻辑74LS90异步计数器功能表18《数字逻辑》第五章·异步时序逻辑知识点－Ⅰ为保证异步时序电路按基本方式工作，对输入信号要加以限制：每个输入变化后，要稳定一段时间不变，以保证电路能进入稳定状态。不允许两个或两个以上的输入信号同时变化。19《数字逻辑》第五章·异步时序逻辑知识点－Ⅱ异步时序电路可分为脉冲型异步时序电路和电平型异步时序电路。脉冲型异步时序电路的输入包含脉冲信号，而电平型异步时序电路的输入仅由电平信号构成。20《数字逻辑》第五章·异步时序逻辑知识点－Ⅲ脉冲异步时序逻辑的分析步骤：写出电路的输出函数和激励函数表达式；

6、列出电路次态真值表或次态方程组；作出状态表和状态图；画出时间图并用文字描述电路的逻辑功能；21《数字逻辑》第五章·异步时序逻辑知识点－Ⅳ脉冲异步时序逻辑的设计的一般过程与同步时序逻辑电路设计大体相同。同样分为形成原始状态图和状态表、状态化简、状态编码、确定激励函数和输出函数、画逻辑电路图等步骤。22《数字逻辑》第五章·异步时序逻辑知识点－Ⅴ为了达到多功能的目的，异步计数器往往采用组合结构，即由两个独立的计数器组成。如74LS90由模2和模5计数器组成，74LS93由模2和模8计数器组成等。23《数字逻辑》第五章·异步时序逻辑精选习题－Ⅰ24《数字逻辑》第五章·异步时序逻辑精选

7、习题－Ⅰ25《数字逻辑》第五章·异步时序逻辑精选习题－Ⅰ26《数字逻辑》第五章·异步时序逻辑精选习题－Ⅱ27《数字逻辑》第五章·异步时序逻辑精选习题－Ⅱ28《数字逻辑》第五章·异步时序逻辑精选习题－Ⅲ29《数字逻辑》第五章·异步时序逻辑精选习题－Ⅲ30《数字逻辑》第五章·异步时序逻辑精选习题－Ⅲ31《数字逻辑》第五章·异步时序逻辑精选习题－Ⅳ32《数字逻辑》第五章·异步时序逻辑