FPGA的DDS分频原理

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1、二、任意分频原理以及性能1. DDS相位累加器（1）DDS合成流程首先讲诉DSS（直接频率合成法）的原理。DDS是重要的频率合成方法，在波形发生器中有极其重要的应用。DDS主要由以下几部分组成：a)相位累加器b)RAM数据读取c)D/A转换器d)低通滤波器见如下流程图：直接频率合成法的流程图，有固定模块，输入频率控制器，输出固定频率的波形。此电路最主要模块是相位累加器，通过相位累加器循环计数，循环读取RAM的数据，从而得到固定频率的波形数据。（2）相位累加器原理相位累加原理流程如上所示：输入频率控制字，根据算法，

2、来实现相位的变化，分析如下所示：假定FPGA基准频率为50MHz，即基准频率：（MHz）假定计数器为32位计数器，即；K为频率控制字，则相位输出的频率为： （1）即 （2）根据相位累加原理，以及RAM缓存读取数据，每一次的循环，RAM数据间隔K读取一次。当K=1的时候，公式能输出最小频率，根据公式（1）:所以，最小波形频率步进为0.011655Hz。当fo=1Hz的时候，根据公式（2）所以，每Hz的增减，K的步进为85.90。当K=N/2的时候，公式能输出最大频率（因为每个CLK跳变一次），此时，根据公式（1），

3、得到：因此，根据频率控制字K的变化，能输出及固定频率的波形。2. 任意频率分频原理在FPGA中某些应用场合，对频率要求比较高的情况下，用相位累加器原理来生成固定频率的方法，未尝不可。我们规定，对Cnt进行对半50%拆分，具体如下：（1）当的时候，，即低电平；（2）当的时候，fo=1，即高电平。同上：在FPGA中应用，Verilog代码如下所示：/****************************************************ModuleName:clk_generator*Engineer

4、:CrazyBingo*TargetDevice:EP2C8Q208C8*Toolversions:QuartusII9.1SP1*CreateDate:2011-6-25*Revision:v1.0*Description:  **************************************************//*************************************************fc=50MHz50*10^6fo=fc*K/(2^32)K=fo*(2^32)/fc

5、=fo*(2^32)/(50*10^6)**************************************************/moduleclk_generator#(parameterFREQ_WORD=32'd8590//1KHz)(inputclk,//50MHzinputrst_n,//clockresetoutputregclk_out);//--------------------------------------reg[31:0]max_value;always@(posedgec

6、lkornegedgerst_n)beginif(!rst_n)max_value<=1'b0;elsemax_value<=max_value+FREQ_WORD;end//--------------------------------------always@(posedgeclkornegedgerst_n)beginif(!rst_n)clk_out<=1'b0;elsebeginif(max_value<32'h7FFF_FFFF)clk_out<=1'b0;elseclk_out<=1'b1;end

7、endendmodule本代码由从DDS相位累加器中，相应移植总结出来的任意频率分频原理，本模块应用在多个对频率精准度要求比较高的工程中（如UART中，要得到115200Hz的bps，用这种任意分频的原理来得到精准的方法，一定程度上能够提高数据传输的准确率）。基于FPGA的两种DDS实现引言   DDS(DirectDigitalFreqiaencySynthesizers)广泛应用于雷达系统、数字通信、电子对抗、电子测量等民用军用设备中。它是随着半导体技术和数字技术的快速发展而发展起来的新型的频率合成技术，与传

8、统的VCO+PLL的模拟方式产生所需频率相比，DDS技术具有频率分辨率高，相位噪声低，带宽较宽，频谱纯度好等优点。这些技术指标在一个系统中是至关重要的，决定着一个系统的成败。1DDS的基本原理1．1频率合成方式的基本原理   DDFS是根据余弦函数相位和幅值的对应关系，从相位出发，由不同的相位给出不同的电压幅值，再经过D／A变换和滤波最后得到一定频率和调频率的模拟信号。由