verilog串并转换并串转换

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1、1.设计名称：38译码器带使能端的主要功能：实现38译码功能，并且在使能段处于低电平是输出为00000000设计框图：设计代码：moduledecoder3_8(a,b,ena);input[2:0]a;inputena;output[7:0]b;reg[7:0]b;always@(ena,a)if(!ena)beginb=8'b00000000;endelsebegincase(a)3'b000:b=8'b00000001;3'b001:b=8'b00000010;3'b010:b=8'b00000100;3'b011:b=8'b00001000;3'b100:b=8'b000

2、10000;3'b101:b=8'b00100000;3'b110:b=8'b01000000;3'b111:b=8'b10000000;default:b=8'b00000000;endcaseendendmodule仿真代码：`timescale1ns/1nsmoduletb;reg[2:0]a;regena;wire[7:0]b;initialbegina=3'b000;ena=1'b0;#50;ena=1'b1;#50;a=3'b001;#50;a=3'b010;#50;a=3'b011;#50;a=3'b100;#50;a=3'b101;#50;a=3'b110;#50

3、;a=3'b111;#50;$stop;enddecoder3_8udecoder3_8(.a(a),.ena(ena),.b(b));endmodule仿真结果：辅助说明：当ena为低电平时，无论a为何值，总是输出00000000，当ena为高电平时，输出即随a的数值变化而变化，当a为001时，b的值变为00000010；当a为010时，b的值变为00000100，这与设计时的功能是一致的。_______________________________________________________________________________2.设计名称：83编码器带使能端

4、的和优先级主要功能：实现83编码功能，并且在使能段处于低电平是输出为000，同时最高位的优先级最高设计框图：设计代码：moduleundecoder8_3(a,b,ena);input[7:0]a;inputena;output[3:0]b;reg[3:0]b;always@(ena,a)if(!ena)beginb=3'b000;endelseif(a[7])b=3'b111;elseif(a[6])b=3'b110;elseif(a[5])b=3'b101;elseif(a[4])b=3'b100;elseif(a[3])b=3'b011;elseif(a[2])b=3'b0

5、10;elseif(a[1])b=3'b001;elseif(a[0])b=3'b000;elseb=3'b000；endmodule仿真代码：moduletb;reg[7:0]a;regena;wire[2:0]b;initialbegina=8'b10000000;ena=1'b0;#50;ena=1'b1;#50;a=8'b01000000;#50;a=8'b00100000;#50;a=8'b00010000;#50;a=8'b00001000;#50;a=8'b00000010;#50;a=8'b00000001;#50;a=8'b10100000;#50;$stop;

6、endundecoder8_3unit1_undecoder8_3(.a(a),.ena(ena),.b(b));endmodule仿真结果：辅助说明：当ena为低电平时，无论a为何值，总是输出000，当ena为高电平时，输出即随a的数值变化而变化，当a为01000000时，b为110，当a为00100000是，b为101以此类推，同时最后一个波形为，当a为10100000时，b为111，体现了优先译码的功能，此结果和当初设计的功能一致的。_______________________________________________________________________

7、________3.设计名称：设计一个1：1的3分频器主要功能：实现3分频，同时高低电平比为1：1设计框图：设计代码：这个设计可以利用模三计数器分别在时钟的上升和下降沿设计一个高低电平为1：2的3分频，然后将两个波形相或即能得到结果。代码一：moduleDevider2_1(//inputsclk,rst_n,//outputsopt1,opt2,opt);inputclk;inputrst_n;outputopt;outputopt1;outputopt2;regopt1;re