芯片制造技术

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1、6.1CPU的设计规范6.2一个非常简单CPU的设计与实现6.3相对简单CPU的设计和实现6.4简单CPU的缺点6.5实例：8085微处理器的内部结构第六章CPU设计CPU设计的两种方法：硬布线逻辑控制（hardwiredcontrol）微序列控制器（microsequencer）(微序列控制或微程序控制)6.1CPU的设计规范1．设计CPU的步骤◆确定它的用途关键：使CPU的处理能力和它所执行的任务匹配。◆设计指令集结构◆设计状态图(CPU就是一个复杂的有限状态机)列出在每个状态中执行的微操作从一个状态转移到另外一个状态的条件◆设计必要的数据通

2、路和控制逻辑，实现这个有限状态机，最终实现这个CPU。2．CPU执行如下的操作序列取指令周期：从存储器中取出一条指令，然后转到译码周期。译码周期：对该指令进行译码，即确定取到的是哪一种指令，然后转移到这种指令对应的执行周期。执行周期：执行该指令，然后转移到取指令周期去取下一条指令。3．一般CPU状态图6.2.1非常简单CPU的设计规范1．64字节的存储空间，每个字节是8位。6位宽的地址：A[5..0]存储器的8位值：D[7..0]2．一个程序员可以访问的寄存器AC（8位累加器）3．指令集（4条指令）6.2一个非常简单CPU的设计与实现指令指令码操

3、作ADD00AAAAAAAC←AC＋M[AAAAAA]AND01AAAAAAAC←AC∧M[AAAAAA]JMP10AAAAAAGOTOAAAAAAINC11XXXXXXAC←AC＋14．寄存器一个6位的地址寄存器AR：它通过A[5..0]向存储器提供地址。一个6位的程序计数器PC：它包含下一条将被执行指令的地址。一个8位的数据寄存器DR：它通过D[5..0]从存储器接收指令和数据。一个2位的指令寄存器IR：它用来存放从存储器中取回的指令的操作码部分。一个CPU仅仅就是一个复杂的有限状态机。设计CPU的途径：设计CPU的状态图。设计必要的数据通路

4、和控制逻辑，以便实现这个有限状态机，最终实现这个CPU。6.2.2从存储器中取指令一、从存储器中取出指令的操作序列1.将地址放在地址引脚A[5..0]上，把地址送给存储器。2.在给存储器足够的时间处理内部译码并将需要的指令取出来之后，向存储器发一个信号，使存储器将此指令输出到它的输出引脚，这些引脚与CPU的D[7..0]相连接。CPU从这些引脚读入数据。二、取指令周期的状态FETCH1:AR←PCFETCH2:DR←M，PC←PC＋1FETCH3:IR←DR[7..6]，AR←DR[5..0]◆实现PC加1的两种方案在取指令周期（易与实现）在执行

5、周期三、取指令周期的状态图6.2.3指令译码◆当CPU把一条指令从存储器中取出来之后，它必须判断所取的是哪种指令，从而可以调用正确的执行周期。◆在状态图中，此过程表示为一系列的从取指令周期结束到各个执行周期之间的分支。◆对于本CPU，有四条指令，因此有四个不同的执行周期。取指令和译码周期的状态图6.2.4指令执行6.2.4.1ADD指令CPU必须完成两件事情：◆从存储器中取出一个操作数。◆将这个操作数和累加器中的值相加，并把结果存回到累加器中。ADD1:DR←MADD2:AC←AC＋DR6.2.4.2AND指令AND1:DR←MAND2:AC←A

6、C∧DR6.2.4.3JMP指令JMP1:PC←DR[5..0]另外一种选择；PC←AR6.2.4.4INC指令INC1:AC←AC+1◆本CPU的状态图包括了取指、译码和执行周期。6.2.5建立所需的数据通路考察存在哪些数据传送从而设计CPU的内部数据通路。一、与CPU的每个状态相关联的操作FETCH1:AR←PCFETCH2:DR←M，PC←PC＋1FETCH3:IR←DR[7..6]，AR←DR[5..0]ADD1:DR←MADD2:AC←AC＋DRAND1:DR←MAND2:AC←AC∧DRJMP1:PC←DR[5..0]INC1:AC←

7、AC＋1二、设计数据通路的两种不同方案1．在所有需要传送数据的部件之间创建一条直接通路。使用多路选择器或者缓冲器为那些有多个数据源的寄存器从多个可能的输入中选择一个。随着CPU复杂度的增加，这种方案将变得不现实。2．在CPU的内部创建一条总线。在各个部件之间使用总线传递数据。三、设计数据通路第一步：把每个部件都连接到系统总线上第二步：决定每个部件应该完成的功能◆将操作重新分组分组的依据：他们所修改的寄存器。AR:AR←PC；AR←DR[5..0]PC:PC←PC＋1；PC←DR[5..0]DR:DR←MIR:IR←DR[7..6]AC:AC←AC

8、＋DR；AC←AC∧DR；AC←AC＋1◆对每一个操作进行分析从而决定每个部件应该完成的功能1.AR，DR以及IR总是从其它一些部件中装