cadence约束规则设计

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1、1，添加库：setup/userpreferences/paths/libraby里面修改padpath和psmpath。如图2，线宽约束默认线宽DEFUALT：8mil，过孔选择：VIA100-50-120电源线宽：20milSetup/constraints/physical/alllayersoption/create/physicalcset/LW_20MIL。把电源网络，地线，晶振管脚设置成LW_20MIL在net/alllayers下，将VCC12N,VCC12P,VCC1V2,VCC3V3，VCC5V

2、,GND,GND1V2，CYVDD,OSC_POWER设置成LW_20MILLW_12MIL的线宽同上。过孔为VIA60-35-95，将CS4272_LRCLK,CS4272_MCLK,CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成LW_12MIL3，线间距约束在spacingconstraintsset/alllayers下创建Space_12mil和space_20mil属性。option/create/spacingcset/space_12MIL和space_20mil。在net/

3、alllayers下将CS4272_LRCLK,CS4272_MCLK,CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成SPACE_12MIL。将OSC_CLK,REFIN,REF_OUT,REF2_OUT,REF4_OUT设置为SPACE_20MIL。4，Xnet设置Analyze/SIEMIsim/modelbrowser,点击librarymgmt点击setsearchpath后出现对话框，点击adddirectory,把minisystem中的sigxp.run加进来。然后选中选中加

4、进来的路径，点击checklib。下一步，Analyze/SIEMIsim/modelassignment，对的模型进行修改。点击findmodel,选中RARRAY33，点击assign。点击OK，Xnet设置完成。5，设置总线将EA2~EA20设置为ADDR_BUS，将ED0~ED31设置为DATA_BUS。（选中后右击，create/bus就可以了）6，T型拓扑在约束管理器中的electrical/net/routing/wiring中，选中EA2，右击点sigXplorer。在sigXplorer界面中画出

5、拓扑结构。然后set/constraints中的wiring里然后set/constraints中的wiring里设置如下然后选set/optionalpins，点击U8，右击END，将U8设置为可选器件。最后点file/updateconstraintmanager.在Electricalconstraintsset里把约束名字改为ECSET_ADDR.回来，选中EA3~EA20右击，constraintsetreferences，在对话框里选中ECSET_ADDR数据总线T型拓扑同上。7，线长约束在Electr

6、icalconstraintsset里，右击地址总线，打开sigxplorer。然后set/constraints中的propdelay里设置如下：点击ADD。然后OK。然后file/updateconstraintmanager.在net/ruting/min/maxpropdelays里可以看到设置后效果。数据线设置同上。Mindelay2000milmaxdelay：3000mil8，相对延迟在Electricalconstraintsset里，右击地址总线，打开sigxplorer。然后set/constr

7、aints中的relpropdelay里设置如下：