资源描述：
《FPGA数字跑表》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、电子信息工程专业FPGA与ASIC设计实践教程设计报告班级：电子信息工程1303班学号：201315110姓名:田佳鑫日期：2015年11月4日指导老师：何英昊8目录1系统总体方案及硬件设计............................................31.1设计内容......................................................31.2设计要求......................................................
2、31.3实现要求......................................................32各模块设计及电路图................................................32.1设计项目简介..................................................32.2分块设计代码..................................................42.3总体框图设计............
3、......................................72.4管脚锁定图....................................................83课程设计体会......................................................881系统总体方案及硬件设计1.1设计内容数字跑表电路1.2设计要求(1)跑表的计时范围为0.01—59min59.99s。(2)具有异步清零、启动。计时和暂停功能。(3)输入时钟频率为100Hz。(4)
4、要求数字跑表的输出能够直接驱动共阴极7段数码管。1.3实现要求(1)分析功能要求,划分功能模块。(2)编写各模块的VerilogHDL语言设计程序。(3)在QuartusⅡ软件或其他EDA软件上完成设计和仿真。(4)根据实验装置上的CPLD/FPGA芯片，在适配时选择相应的芯片，将设计生成配置文件或JEDEC文件，然后将配置文件或JEDEC文件下载到实验装置上运行，操作实验装置上设定的功能开关，验证设计功能。2各模块设计及电路图2.1设计项目简介主控模块分别连接6个数码管显示模块和分频模块，分频模块给主控模块的计数器提供
5、时钟源，主控模块在按键的控制下，在其中计数器的作用下输出给数码管显示装置，实现跑表功能。分频器计数器振荡器显示控制按键82.2分块设计代码（1）分频模块：modulefenpin(CLK,CLK2);//输入50MHz，输出分频到1HzinputCLK;outputCLK2;regCLK2;reg[31:0]counter2;parameterN2=5000000;always@(posedgeCLK)beginif(counter2==250000)begincounter2<=0;CLK2<=~CLK2;endels
6、ecounter2<=counter2+1;endendmodule（2）控制模块：modulesz(clk,clr,pause,msh,msl,sh,sl,mh,ml);inputclk,clr;inputpause;output[3:0]msh,msl,sh,sl,mh,ml;reg[3:0]msh,msl,sh,sl,mh,ml;regcn1,cn2;always@(posedgeclkorposedgeclr)beginif(clr)begin{msh,msl}<=8'h00;cn1<=0;endelseif(!
7、pause)begin8if(msl==9)beginmsl<=0;if(msh==9)beginmsh<=0;cn1<=1;endelsemsh<=msh+1;endelsebeginmsl<=msl+1;cn1<=0;endendendalways@(posedgecn1orposedgeclr)beginif(clr)begin{sh,sl}<=8'h00;cn2<=0;endelseif(sl==9)beginsl<=0;if(sh==5)beginsh<=0;cn2<=1;endelsesh<=sh+1;end
8、elsebeginsl<=sl+1;cn2<=0;8endendalways@(posedgecn2orposedgeclr)beginif(clr)begin{mh,ml}<=8'h00;endelseif(ml==9)beginml<=0;if(mh==5)mh<=0;elsemh<=mh+1;endelseml
