veriloghdl设计初步

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1、VerilogHDL设计初步4.1.14选1多路选择器及其VerilogHDL描述1组合电路4.1.14选1多路选择器及其VerilogHDL描述14.1.14选1多路选择器及其VerilogHDL描述14.1.14选1多路选择器及其VerilogHDL描述14.1.24选1多路选择器及其VerilogHDL描述24.1.24选1多路选择器及其VerilogHDL描述21．按位逻辑操作符A=1’b0;B=1’b1;C[3:0]=4’b1100;D[3:0]=4’b1011;E[5:0]=6’b010110;4.1.24选1多路选择器及其VerilogHDL描述22．等式操作符A=4

2、’b1011;B=4’b0010;C=4’b0z10;D=4’b0z10;4.1.24选1多路选择器及其VerilogHDL描述23．assign连续赋值语句assign目标变量名=驱动表达式;assignDOUT=a&b;assignDOUT=a&b

3、c;assignDOUT=e&f

4、d;4.1.24选1多路选择器及其VerilogHDL描述24．wire定义网线型变量wire变量名1，变量名2，...;wire[msb:lsb]变量名1，变量名2，...;wire[7:0]a；wireY=tmp1^tmp2;wiretmp1,tmp2;assignY=tmp1^tmp2;5．注

5、释符号4.1.34选1多路选择器及其VerilogHDL描述34.1.34选1多路选择器及其VerilogHDL描述31．if_else条件语句if(S)Y=A;elseY=B;if(S)Y=A;elsebeginY=B;Z=C;Q=1b0;end（1）阻塞式赋值。“=”2．过程赋值语句（2）非阻塞式赋值。3．数据表示方式4.1.44选1多路选择器及其VerilogHDL描述44.1.5简单加法器及其VerilogHDL描述1.半加器描述4.1.5简单加法器及其VerilogHDL描述1.半加器描述4.1.5简单加法器及其VerilogHDL描述1.半加器描述4.1.5简单加法器及

6、其VerilogHDL描述1.半加器描述4.1.5简单加法器及其VerilogHDL描述1.半加器描述4.1.5简单加法器及其VerilogHDL描述1.半加器描述2.全加器顶层文件设计2.全加器顶层文件设计Verilog中元件例化语句的结构比较简单，一般格式如下：<模块元件名>:<例化元件名>（.例化元件端口（例化元件外接端口名）,...）;3.8位加法器描述3.8位加法器描述时序电路4.2.1边沿触发型D触发器及其Verilog描述4.2.1边沿触发型D触发器及其Verilog描述4.2.2电平触发型锁存器及其Verilog描述4.2.2电平触发型锁存器及其Verilog描述4

7、.2.3含异步清0和时钟使能结构的D触发器及其Verilog描述4.2.3含异步清0和时钟使能结构的D触发器及其Verilog描述4.2.4含同步清0结构的D触发器及其Verilog描述4.2.4含同步清0结构的D触发器及其Verilog描述4.2.5含异步清0的锁存器及其Verilog描述4.2.5含异步清0的锁存器及其Verilog描述4.2.6Verilog的时钟过程描述注意点4.2.6Verilog的时钟过程描述注意点4.2.7异步时序电路4.2.7异步时序电路4.3.14位二进制加法计数器及其Verilog描述4.3.14位二进制加法计数器及其Verilog描述4.3.1

8、4位二进制加法计数器及其Verilog描述4.3.2功能更全面的计数器设计4.3.2功能更全面的计数器设计4.3.2功能更全面的计数器设计习题4-1举例说明，VerilogHDL的操作符中，哪些操作符的运算结果总是一位的。4-2wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？4-3阻塞赋值和非阻塞赋值有何区别？4-4举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合结果？4-5用Verilog设计一个3-8译码器，要求分别用case语句和if_else语句。比较这两种方式。4-6图4-27所示的是双2选1多路选择器构成的电路MUXK。对于其中M

9、UX21A，当s=0和s=1时，分别有y=a和y=b。试在一个模块结构中用两个过程来表达此电路。习题4-7给出1位全减器的VHDL描述。要求：（1）首先设计1位半减器，然后用例化语句将它们连接起来，图4-28中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。（2）根据图4-28设计1位全减器。（3）以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计。4-8给出一个4选1多路选择器的Verilog描述。