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1、EDA实验小论文姓名石利芳班级08级电科（2）班学号08081010352011年12月实验一、组合电路—３-８译码器的设计一、实验目的了解EDA实验箱分别用电路图和VHDL语言设计译码器的原理，掌握组合逻辑电路的设计方法，初步了解可编程器件的设计全过程，设计相应的译码器模块。二、硬件要求主芯片AlteraEPM7128SLC84-15，时钟信号，三位拨码开关。三、实验内容首先输入电路的原理图，然后选择芯片型号，进行编译适配，再添加仿真激励波形，进行电路仿真和时序分析，观察波形，正确后编程下载实验测试。四、实验原理用三位拨码开关代表译码器的输入端A、B、C，将
2、之分别与EPM7128SLC84-15芯片的相应管脚相连；用LED灯来表示译码器的输出，将D0...D7对应的管脚分别与8只LED灯相连。试验结果如下：ABCLED0LED1LED2LED3LED4LED5LED6LED7000亮灭灭灭灭灭灭灭100灭亮灭灭灭灭灭灭010灭灭亮灭灭灭灭灭110灭灭灭亮灭灭灭灭001灭灭灭灭亮灭灭灭101灭灭灭灭灭亮灭灭011灭灭灭灭灭灭亮灭111灭灭灭灭灭灭灭亮五、实验源程序libraryieee;useieee.std_logic_1164.all;--库函数声名entitydecoder3_8isport(a,b,c,g1
3、,g2a,g2b:instd_logic;y:outstd_logic_vector(7downto0));end;--实体即输入输出端口定义architecturertlofdecoder3_8is--结构体描述signaldz:std_logic_vector(2downto0);begindz<=c&b&a;process(dz,g1,g2a,g2b)beginif(g1='1'andg2a='0'andg2b='0')thencasedziswhen"000"=>y<="11111110";when"001"=>y<="11111101";when"0
4、10"=>y<="11111011";when"011"=>y<="11110111";when"100"=>y<="11101111";when"101"=>y<="11011111";when"110"=>y<="10111111";when"111"=>y<="01111111";whenothers=>y<="XXXXXXXX";endcase;elsey<="11111111";endif;endprocess;end;六、实验原理图七、波形仿真结果实验二、时序电路——计数器的设计一、实验目的了解EDA实验箱分别用电路图和VHDL语言设计计数器的原理
5、，设计相应得计数器模块，以备后面实验用。二、硬件要求主芯片AlteraEPM7128SLC84-15，时钟信号，拨码开关。三、实验内容1、分别原理图法设计模M=2n异步加法和减法计数电路，然后进行仿真，观察波形，验证程序的正确性；2、分别VHDL设计模M=2n及任意模制加法和减法计数器，然后进行仿真，观察波形，验证程序的正确性；3、计数器的级连：由两个小模制的计数器级连可构成较大模制的计数器。四、实验原理1、由JK触发器构成模M=2n加法计数器原理：J1=K1=J2=K2=…=Jn=Kn=1CP1=系统时钟，CP2=not(d1),CP3=not(d2),…,
6、CPn=not(dn-1)2、由D触发器构成模M=2n加法计数器原理：D1=not(Q1)，D2=not(Q2),…,Dn=not(Qn)CP1=系统时钟，CP2=not(Q1),CP3=not(Q2),…,CPn=not(Qn-1)3、模M=2n减法计数器原理：除了CP1系统时钟和加法计数器一样，其他时钟信号的地方均为原变量。而不是非变量。五、实验源程序：(1)用原理图法实现模16加法计数器(*.gdf)(2)用VHDL实现模16加法计数器(cnt16.vhd)libraryieee;useieee.std_logic_1164.all;useieee.st
7、d_logic_unsigned.all;entitycnt16isport(clk,rst,en:instd_logic;cq:outstd_logic_vector(3downto0);cout:outstd_logic);endcnt16;architecturebehaveofcnt16isbeginprocess(clk,rst,en)variableci:std_logic_vector(3downto0);beginifrst='1'thenci:=(others=>'0');--计数器异步复位elsifclk'eventandclk='1'th
8、enifen='1'then--检测是
