FPGA_verilog入门学习

《FPGA_verilog入门学习》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、标签：FPGA  verilog  自学  FPGA_verilog入门学习本人FPGA学习的第一个程序：数字电路三八译码器（具有使能端EN）。源代码：/*------------------------------------------------------------------------------------Filename﹕decoder3_8.v--Author:songjun--Description﹕3-8线译码器组合逻辑--RevisionHistory﹕11-1-21--Revision1.0--------------------------------

2、-----------------------------------------------------*/moduledecoder3_8(out,in,en);output[7:0]out;input[2:0]in;inputen;reg[7:0]out;always@(in)begin if(en) begin  case(in)  3'd0:out=8'b00000001;  3'd1:out=8'b00000010;  3'd2:out=8'b00000100;  3'd3:out=8'b00001000;  3'd4:out=8'b00010000;  3'd5:ou

3、t=8'b00100000;  3'd6:out=8'b01000000;  3'd7:out=8'b10000000;       endcase end elseout=8'bzzzzzzzz;endendmodule仿真图：    图1 具有芯片延时 　　　　　　　　图2 无芯片延时学习FPGA的第二个程序（夏闻于老师那本书真是不错让我一下子豁然开朗）带使能和复位的十进制计数器verilog源代码/*------------------------------------------------------------------------------------Filen

4、ame﹕conter_10.v--Author:songjun--Description﹕10disablescounter--RevisionHistory﹕11-1-26--Revision1.0-------------------------------------------------------------------------------------*/moduleconter_10(clk,q,en,rst);inputclk,en,rst;output[3:0]q;reg[3:0]q;always@(posedgeclk)begin   if(en==1)  

5、if(rst==1)   //ifandelsemustthesame   q<=4'b0000;  else   if(q<9)    q<=q+1;   else    q<=4'b0000; else    q<=4'bzzzz;endendmodule 时序仿真图