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时间：2019-08-07
《quartus 2时序约束fpga》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、时序约束当程序编译出现时序问题，并且影响具体功能实现时采取更强的时序约束，如下图所示：具体解决方式是进行时序约束，以调整时序。具体操作步骤如下：1.右击TimeQuestTimingAnalyzer选择open。打开TimeQuestTimingAnalyzer如下图所示。右击CreateTimingNetlist，生成网表如下图所示。1.生成网表后进行时序约束。在TimeQuestTimingAnalyzer菜单栏下选择constraints下的CreateClock。依次进行时钟设置，Targets需要进行选择。设置完毕如下图，点击Run设置完毕。在次选择TimeQuestTi
2、mingAnalyzer菜单栏下选择constraints下的CreateGeneratedClock，对约束时钟进行设置。设置完毕点击Run。1.运行完毕后右击WriteSDCFile选择Start，如下图将文件保存为comLogic.out。扩展名为.sdc的文件。2.将3步骤中产生的文件加入工程，重新编译。编译结果如下图，可以看到红色文字全部消失。则时序约束完成。1.但是在实际应用过程中此时有可能在Fast1200mV0CModel的HoldSummary仍然出现问题（本次结果没有出现问题）如下图所示：此时需要将主菜单下的Assignments的setting进行设置。由于芯
3、片工艺等问题需要更强的约束，如图所示需要将FitterSetting中的Optimizemulti-cornertiming勾选上等操作。这样简单的时序约束就可以完成。
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