XILINX ISE 14.1设计教程

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1、传统数字系统设计流程设计目标人工给出真值表人工化简卡诺图得到最简表达式人工使用LSI电路实现系统调试和验证现代数字系统设计流程设计目标设计输入功能级仿真逻辑综合时序仿真系统调试与验证entitylab1isport(a,b,c:instd_logic;y:outstd_logic);endlab1;architecturertloflab1isbeginy<=aor(candb);endrtl;综合后仿真转换(Translate)转换(Translate)映射(Map)适配(Fit)布局和布线(PAR)设计下载CPLD设计FPGA设计实现CLBCLBCLBCLB配置文件加载后，

2、用示波器、逻辑分析仪、软件程序观察计算机自动完成时序收敛ISE13.1集成开发环境介绍--主界面介绍源文件窗口处理子窗口脚本子窗口工作区子窗口基于VHDL语言的ISE设计流程--一个数字系统的设计原理外部50MHz时钟分频器生成电路1Hz时钟3位的计数器送给三个灯显示计数的值基于VHDL语言的ISE设计流程--设计内容使用ISE13.1完成一个数字系统的设计，其内容包括：工程的建立；三位计数器的设计；设计综合和查看综合结果；三位计数器设计仿真；分频器的设计；用户约束的添加和设计实现；布局布线结果的查看；设计下载到FPGA芯片PROM文件的生成和下载到PROM中基于VHDL语言的

3、ISE设计流程--启动ISE13.1软件点击此处方法1：在开始菜单下找到ISE的启动图标方法2：在桌面上找到ISE图标，点击该图标启动ISE13.1软件基于VHDL语言的ISE设计流程--新建工程点击NewProject…基于VHDL语言的ISE设计流程--新建工程输入工程名字：counter工程所在的目录点击“Next”按纽基于VHDL语言的ISE设计流程--新建工程产品范围(productcategory)芯片的系列(Family)具体的芯片型号(Device)封装类型（Package）速度信息（speed）综合工具（SynthesisTool)仿真工具（Simulator

4、）喜欢的语言（VHDL/Verilog）点击“Next”按钮基于VHDL语言的ISE设计流程--创建一个新工程点击“Finish”按钮基于VHDL语言的ISE设计流程--创建一个新工程工程名器件名字生成了空的工程框架基于VHDL语言的ISE设计流程--创建一个新的设计文件选中器件名字，点击鼠标右键选中NewSource…基于VHDL语言的ISE设计流程--创建一个新的设计文件块存储器映像文件在线逻辑分析仪Chipscope定义和连接文件实现约束文件IP生成向导存储器文件原理图文件用户文档文件Verilog模块模板文件Verilog测试平台模板文件VHDL模块模板文件VHDL库模

5、板文件VHDL包模板文件VHDL测试平台模板文件片上系统设计向导基于VHDL语言的ISE设计流程--创建一个新的设计文件选择VHDLModule输入”top”作为VHDL模块的名字点击“Next”按钮基于VHDL语言的ISE设计流程--创建一个新的设计文件点击“Next”按钮基于VHDL语言的ISE设计流程--创建一个新的设计文件点击“Next”按钮设计总结基于VHDL语言的ISE设计流程--创建一个新的设计文件生成的top.vhd文件添加代码到top.vhd文件中基于VHDL语言的ISE设计流程--创建一个新的设计文件此处添加两条库调用语句基于VHDL语言的ISE设计流程--

6、创建一个新的设计文件此处添加端口声明语句基于VHDL语言的ISE设计流程--创建一个新的设计文件此处添加一行内部信号量声明语句3位8进制计数器模块添加信号连接下一步对该模块进行综合基于VHDL语言的ISE设计流程--对该设计文件进行综合行为级综合可以自动将系统直接从行为级描述综合为寄存器传输级描述。行为级综合的输入为系统的行为级描述，输出为寄存器传输级描述的数据通路。行为级综合工具可以让设计者从更加接近系统概念模型的角度来设计系统。同时，行为级综合工具能让设计者对于最终设计电路的面积、性能、功耗以及可测性进行很方便地优化。行为级综合所需要完成的任务从广义上来说可以分为分配、调度

7、以及绑定。基于VHDL语言的ISE设计流程--对该设计文件进行综合在ISE的主界面的处理子窗口的synthesis的工具可以完成下面的任务：查看RTL原理图（ViewRTLschematic）查看技术原理图（ViewTechnologySchematic）检查语法（CheckSyntax）产生综合后仿真模型（GeneratePost-SynthesisSimulationModel）。选中该选项并将其展开基于VHDL语言的ISE设计流程--对该设计文件进行综合选中top.vhd文件鼠标双击该