i2c总线时序分析

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1、在I2C总线通信的过程中，参与通信的双方互相之间所传输的信息种类归纳如下。主控器向被控器发送的信息种类有：启动信号、停止信号、7位地址码、读/写控制位、10位地址码、数据字节、重启动信号、应答信号、时钟脉冲。被控器向主控器发送的信息种类有：应答信号、数据字节、时钟低电平。下面对I2C总线通信过程中出现的几种信号状态和时序进行分析。①总线空闲状态。I2C总线总线的SDA和SCL两条信号线同时处于高电平时，规定为总线的空闲状态。此时各个器件的输出级场效应管均处在截止状态，即释放总线，由两条信号线各自的上拉电阻把电平拉高。②启动信号。在时钟线SCL保持高电平期间，数据线SDA

2、±的电平被拉低（即负跳变），定义为I2C总线总线的启动信号，它标志着一次数据传输的开始。启动信号是一种电平跳变时序信号，而不是一个电平信号。启动信号是由主控器主动建立的，在建立该信号之前I2C总线必须处于空闲状态，如图1所示。图1I2C总线上的启动倍号和停止信号③停止信号。在时钟线SCL保持高电平期间，数据线SDA被释放,使得SDA返回高电平（即正跳变）,称为I2C总线的停止信号，它标志着一次数据传输的终止。停止信号也是一种电平跳变吋序信号，而不是一个电平信号，停止信号也是由主控器主动建立的，建立该信号之后，I2C总线将返回空闲状态。④数据位传送。在I2C总线上传送的每

3、一位数据都有一个时钟脉冲相对应（或同步控制），即在SCL串行时钟的配合下，在SDA±逐位地串行传送每一位数据。进行数据传送时，在SCL呈现高电平期间，SDA上的电平必须保持稳定，低电平为数据0,高电平为数据仁只有在SCL为低电平期间，才允许SDA±的电平改变状态。逻辑0的电平为低电压，而逻辑1的电平取决于器件本身的正电源电压VDD（当使用独立电源时），如图2所示。

4、取惦找巒足.

5、兀VTKWjI数据有效I线变化I图2I2C总线上的数据位传送⑤应答信号。I2C总线上的所有数据都是以8位字节传送的，发送器每发送一个字节，就在时钟脉冲9期间释放数据线，由接收器反馈一个应答信号。

6、应答信号为低电平时，规定为有效应答位（ACK简称应答位），表示接收器已经成功地接收了该字节;应答信号为高电平时，规定为非应答位（NACK）,一般表示接收器接收该字节没有成功。对于反馈有效应答位ACK的要求是，接收器在第9个吋钟脉冲Z前的低电平期间将SDA线拉低，并且确保在该时钟的高电平期间为稳定的低电平。如果接收器是主控器，则在它收到最后一个字节后，发送一个NACK信号，以通知被控发送器结束数据发送，并释放SDA线，以便主控接收器发送一个停止信号P,如图3所示。图3I2C总线上的应答时序⑥插入等待时间。如果被控器需要延迟卜•一个数据字节开始传送的时间，则可以通过把时钟线

7、SCL电平拉低并保持，使主控器进入等待状态。一旦被控器释放时钟线，数据传输就得以继续下去，这样就使得被控器得到足够时间转移已经收到的数据字节，或者准备好即将发送的数据字节。带有CPU的被控器在对收到的地址字节做出应答Z后，需要一定的时间去执行中断服务了程序，來分析或比较地址码，其间就把SCL线钳位在低电平上，直到处理妥当后才释放SCL线，进而使主控器继续后续数据字节的发送，如图4所示。岀MlwnttsciR鸽■袴图4I2C总线上的插入等待吋间①重启动信号。在主控器控制总线期间完成了一次数据通信（发送或接收）之后，如果想继续占用总线再进行一次数据通信（发送或接收），而乂不

8、释放总线，就需要利用重启动Sr信号时序。重启动信号Sr既作为前一次数据传输的结朿，乂作为后一次数据传输的开始。利用重启动信号的优点是，在前后两次通信之间主控器不需要释放总线，这样就不会丢失总线的控制权，即不让其他主器件节点抢占总线。②时钟同步。如果在某一I2C总线系统中存在两个主器件节点,分別记为主器件1和主器件2,•其时钟输出端分别为CLK1和CL[0,它们都侑控制总线的能力。假设在某一期间两者和继向SCL线发出了波形不同的时钟脉冲序列CLK1和CLK2（时钟脉冲的高、低电平宽度都是依靠各自内部专用计数器定时产牛的），在总线控制权还没有裁定之前这种现象是可能出现的。鉴

9、于I2C总线的“线与”特性，使得时钟线SCL上得到的时钟信号波形，既不像主器件1所期型的CLK1,也不像主器件2所期望的CLK2,而是两者进行逻辑与的结果。CLKI和CLK2的合成波形作为共同的同步时钟信号，一旦总线控制权裁定给某一主器件，则总线时钟信号将会只由该主器件产生，如图5所示。③总线冲突和总线仲裁。假如在某I2C总线系统屮存在两个主器件节点，分别记为主器件1和主器件2,其数据输出端分别为DATA1和DATA2,它们都有控制总线的能力，这就存在着发生总线冲突（即写冲突）的可能性。假设在某一瞬间两者相继向总线发出了启动信号，鉴于：I