EDA 实验(VHDL语言)

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时间:2019-09-17

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1、一、51位计数器(原理图输入)原理图:仿真图:二、组合逻辑电路:(1)优先8线----3线编码器:源程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYencoder8_3ISPORT(q0,q1,q2,q3,q4,q5,q6,q7:INSTD_LOGIC;Y1,Y2,Y3:OUTSTD_LOGIC);ENDencoder8_3;ARCHITECTUREencoderOFencoder8_3ISBEGINy3<=q4ORq5ORq6ORq7;y2<=q2ORq3ORq6ORq7;Y1<=q1ORq3ORq5ORq7;ENDe

2、ncoder;仿真图:(2)3线----8线译码器:源程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoder3_8ISPORT(G0,G1,G2:INSTD_LOGIC;A:INSTD_LOGIC_VECTOR(2DOWNTO0);Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder3_8;ARCHITECTUREdecoderOFdecoder3_8ISBEGINPROCESS(G0,G1,G2)BEGINIF(G0='1'ANDG1='0'ANDG2='0')THENCASE

3、AISWHEN"000"=>Y<="11111110";WHEN"001"=>Y<="11111101";WHEN"010"=>Y<="11111011";WHEN"011"=>Y<="11110111";WHEN"100"=>Y<="11101111";WHEN"101"=>Y<="11011111";WHEN"110"=>Y<="10111111";WHENOTHERS=>Y<="01111111";ENDCASE;ELSEY<="11111111";ENDIF;ENDPROCESS;ENDdecoder;仿真图:(3)8位数据选择器:源程序:LIBRARYIEE

4、E;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdata_selectorISPORT(G:INSTD_LOGIC;A:INSTD_LOGIC_VECTOR(2DOWNTO0);D0,D1,D2,D3,D4,D5,D6,D7:INSTD_LOGIC;Z1,Z2:OUTSTD_LOGIC);ENDdata_selector;ARCHITECTUREselectorOFdata_selectorISBEGINprocess(A,D0,D1,D2,D3,D4,D5,D6,D7)BEGINIF(G='1')THENZ1<='0';Z2<='1';ELSI

5、F(G='0'ANDA="000")THENZ1<=D0;Z2<=NOTD0;ELSIF(G='0'ANDA="001")THENZ1<=D1;Z2<=NOTD1;ELSIF(G='0'ANDA="010")THENZ1<=D2;Z2<=NOTD2;ELSIF(G='0'ANDA="011")THENZ1<=D3;Z2<=NOTD3;ELSIF(G='0'ANDA="100")THENZ1<=D4;Z2<=NOTD4;ELSIF(G='0'ANDA="101")THENZ1<=D5;Z2<=NOTD5;ELSIF(G='0'ANDA="110")THENZ1<=D6;

6、Z2<=NOTD6;ELSIF(G='0'ANDA="111")THENZ1<=D7;Z2<=NOTD7;ENDIF;ENDPROCESS;ENDselector;仿真图:(4)数值比较器:源程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdata_comparatorISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B:INSTD_LOGIC_VECTOR(3DOWNTO0);YA,YB,YC:OUTSTD_LOGIC);ENDdata_comparator;ARCHITECTUREcompa

7、reOFdata_comparatorISBEGINPROCESS(A,B)BEGINIF(A>B)THENYA<='1';YB<='0';YC<='0';ELSIF(A

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