《微型计算机原理及应用技术》程序代码

《微型计算机原理及应用技术》程序代码

ID:42577837

大小:42.50 KB

页数:13页

时间:2019-09-18

《微型计算机原理及应用技术》程序代码_第1页
《微型计算机原理及应用技术》程序代码_第2页
《微型计算机原理及应用技术》程序代码_第3页
《微型计算机原理及应用技术》程序代码_第4页
《微型计算机原理及应用技术》程序代码_第5页
资源描述:

《《微型计算机原理及应用技术》程序代码》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、《微型计算机原理及应用技术》编程程序目录:2分频电路N分频电路(8选一为例)多进制加法计数器基本D触发器数据选择器(四选一)异步复位可逆计数器优先编码器2分频电路libraryieee;useieee.std_logic_1164.all;entityfredvider1isport(clock:instd_logic;clkout:outstd_logic);end;architecturebehavioroffredvider1issignalclk:std_logic;beginprocess(clock)beginifrisi

2、ng_edge(clock)thenclk<=notclk;endif;endprocess;clkout<=clk;end;N分频电路(8选一为例)libraryieee;useieee.std_logic_1164.all;entityfredevider8isport(clkin:instd_logic;clkout:outstd_logic);end;architecturebhvoffredevider8isconstantn:integer:=3;signalcounter:integerrange0toN;signalc

3、lk:std_logic;beginprocess(clkin)beginifrising_edge(clkin)thenifcounter=nthencounter<=0;clk<=notclk;elsecounter<=counter+1;endif;endif;endprocess;clkout<=clk;end;多进制加法计数器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount2isport(cp,res:instd

4、_logic;ql,qh:outstd_logic_vector(3downto0));end;architecturebhvofcount2issignalqnl,qnh:std_logic_vector(3downto0);beginprocess(cp,res)beginifres='1'thenqnl<="0000";qnh<="0000";elsifrising_edge(cp)thenifqnl="0011"andqnh="0010"thenqnl<="0000";qnh<="0000";elsifqnl="1001"th

5、enqnl<="0000";qnh<=qnh+1;elseqnl<=qnl+1;endif;endif;endprocess;ql<=qnl;qh<=qnh;end;基本D触发器libraryieee;useieee.std_logic_1164.all;entitydff1isport(d:instd_logic;clk:instd_logic;q:outstd_logic);end;architecturebhvofdff1issignalqn:std_logic;beginprocess(clk)beginifrising_ed

6、ge(clk)thenqn<=d;endif;endprocess;q<=qn;end;异步复位的D触发器libraryieee;useieee.std_logic_1164.all;entitydff2isport(D,clk,clr:instd_logic;Q:outstd_logic);――定义输入、输出端口endentitydff2;architectureoneofdff2isbeginprocess(clk,D,clr)――进程敏感信号beginifclr='1'thenQ<='0';Elsifclk'eventandcl

7、k='1'then――时钟触发状态Q<=D;endif;endprocess;endarchitectureone;同步复位的D触发器libraryieee;useieee.std_logic_1164.all;entitydff1isport(D,clk,clr:instd_logic;Q:outstd_logic);――定义输入、输出端口endentitydff1;architectureoneofdff1isbeginprocess(clk,D,clr)――进程敏感信号Beginifclk'eventandclk=‘1'then

8、――时钟控制优先ifclr=‘1'thenQ<='0';elseQ<=D;endif;endif;endprocess;endarchitectureone;数据选择器(四选一)libraryieee;useieee.s

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。