内存的工作原理及时序介绍

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1、内存的工作原理及时序介绍第一部分：工作原理DRAM基本组成内存是由DRAM（动态随机存储器）芯片组成的。DRAM的内部结构可以说是PC芯片中最简单的，是由许多重复的“单元”——cell组成，每一个cell由一个电容和一个晶体管（一般是N沟道MOSFET）构成，电容可储存1bit数据量，充放电后电荷的多少（电势高低）分别对应二进制数据0和1。由于电容会有漏电现象，因此过一段时间之后电荷会丢失，导致电势不足而丢失数据，因此必须经常进行充电保持电势，这个充电的动作叫做刷新，因此动态存储器具有刷新特性，这个刷新的操作一直要持续到数据改变或者断

2、电。而MOSFET则是控制电容充放电的开关。DRAM由于结构简单，可以做到面积很小，存储容量很大。内存地址内存中的cell按矩阵形排列，每一行和每一列都会有一个对应的行地址线路（正规叫法叫做wordline）和列地址线路（正规叫法是bitline），每个具体的cell就挂接在这样的行地址线路和列地址线路上，对应一个唯一的行号和列号，把行号和列号组合在一起，就是内存的地址。 上图是ThaiphoonBurner的一个SPDdump，每个地址是一个字节。不过我们可以把这些数据假设成只有一个bit，当成是一个简单的内存地址表，左边竖着的是行

3、地址，上方横着的是列地址。例如我们要找第七行、倒数第二列（地址为7E）的数据，它就只有一个对应的值：FD。当然了，在内存的cell中，它只能是0或者1。寻址数据要写入内存的一个cell，或者从内存中的一个cell读取数据，首先要完成对这个cell的寻址。寻址的过程，首先是将需要操作的cell的对应行地址信号和列地址信号输入行/列地址缓冲器，然后先通过行解码器（RowDecoder）选择特定的行地址线路，以激活特定的行地址。每一条行地址线路会与多条列地址线路和cell相连接，为了侦测列地址线路上微弱的激活信号，还需要一个额外的感应放大器

4、（SenseAmplifier）放大这个信号。当行激活之后，列地址缓冲器中的列地址信号通过列解码器（ColumnDecoder）确定列地址，并被对应的感应放大器通过连接IO线路，这样cell就被激活，并可供读写操作，寻址完成。从行地址激活，到找到列地址这段时间，就是tRCD。内存cell的基本操作内存中的cell可以分为3个基本操作，数据的储存、写入与读取。为了便于理解，我不打算直接从电路控制上对cell操作进行说明，而是希望通过模型类比来达到说明问题的目的，如有不严谨之处，高手勿怪。要对内存cell进行读写操作，首先要完成上述寻址过

5、程，并且电容的充电状态信号要被感应放大器感应到，并且放大，然后MOSFET打开，电容放电，产生电势变化，把电荷输送到IO线路，导致线路的电势也变化。当然，这只是个简单的描述，以下我们先来了解硅晶体中“电容”的结构和MOSFET的控制原理。硅晶体中的“电容”这里之所以“电容”两个字被打上引号，是因为硅晶体中并没有真正意义上的电容。硅晶体中的电容是由两个对置的触发器组成的等效电容。例如两个非门（NorGate）用如下图的方式对接。它可以通过周期性施加特定的输入信号，以把电荷保留在电路中，充当电容的作用。如下图，两个非门的输入端R和S互相交

6、替做0和1输入，就可以把电荷储存在电路中。整个动态过程就是这样： 而R和S的波形就是如下图所示，刚好互为反相，差半个周期：要让电容放电，我们只需要把R和S同时输入1或者0即可。因此这种电容的逻辑关系很简单：在同一时刻R和S输入状态不同（即存在电势差）时，电容为充电状态；在同一时刻R和S输入状态相同（即电势差为0）时，电容为放电状态。MOSFET的控制原理——水库模型要说明这个MOSFET的控制原理，我们借助一个水库的模型来说明。MOSFET有三个极，分别是源极（Source）、漏极（Drain）和栅极（Gate）。下图左边就是一个MO

7、SFET的电路图，右边是我们画出的一个水库模型。 图中S为源极，D为漏极，G为栅极。S极连接着电容，D级连接列地址线路，并接到数据IO，G则是控制电荷流出的阀门，连接行地址线路。电容在充电后电势会改变，这样S极的电势就会跟着改变，与D极形成电势差，而G极的电势，就决定了S极有多少电荷可以流入D极。由于电子是带负电荷，因此电子越多电势就越低。为了不至于混淆概念，我们把水池顶部电势定为0V，水池底部电势定为5V（仅举例说明，DRAM中的电容实际电压未必是5V）。当电子数量越多时，电势越低，接近0V，电子数量越少时，电势越高，接近5V。 用

8、水库模型说明，就是左边的水池水量升高（电容充电后），当阀门关闭时，左边的水是不会往右边流的。然后阀门打开（降低，电势升高），左边的水就可以往右边流，阀门的高度就决定了有多少水能流去右边的水道（但是在数字电路中，MOSFE