南昌大学EDA实验报告实验五VGA

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1、丸学卖验掖告学生姓名：XX学号：XX专业班级：XX实验类型：□验证□综合口设计口创新实验日期：2016」1.04实验成绩：实验五VGA彩条信号发生器的设计（一）实验目的1.了解普通显示器正确显示的时序。2.了解verilogHDL产生VGA显示时序的方法。3.进一步加强对FPGA的认识。（二）实验要求1.在CRT显示器上显示横条纹、竖条纹、棋盘格子图案、以及带自己名字的南昌大学校门图片。2.用两个按键模块来控制显示模式。3.用两个按键模块实现图片的上下左右移动。（三）实验原理VGA接口基本电路标准的VGA接口一个有15个接口（见图1）,但其中真正

2、用到的就5个脚，HSYNC是行同步信号，VSYNC是场同步信号，同步信号就是为了让VGA显示器扫描像素点数据，vga_r>vga_g>vga_b为三原色信号。图1VGA的接口时序如图2所示，场同步信号VSYNC在每帧数据开始的时候产生一个固定宽度的低脉冲，行同步信号HSYNC在每行开始的时候产生一个固定宽度的低脉冲，数据在某些固定的行和列交汇处有效。VSYNC

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4、[_

5、HSYNCDATA图2本实验我们用的是800*600显示器吗，刷新频率为60Hz,用50MHz晶振的FPGA芯片驱动设计，表1为其脉冲技术表。同步脉冲后沿行同步信号12067场同

6、步信号625显示脉冲后沿帧长80052103960056687表1首先行同步信号在某个系统吋钟上升沿到来吋被拉低120个脉冲宽度后被拉高，经过67个脉冲，DATA数据有效，即显示器开始扫描800个列像素点，扫描完成到下一次行同步信号再次被拉低，中间经过52个时钟脉冲。扫描一行需要的数据帧长为1039。而场同步信号的扫播方式类似于上面的步骤，在某个时钟到来时被拉低6个脉冲宽度继而被拉高，拉高后延迟25个脉冲周期行同步信号被拉微处理器与可编程器件应用2012.12低，这样开始扫面每行的像素。完成本次扫描后场同步信号再次被拉低重复上述过程。因为刷新频率

7、为60Hz,所以每秒场同步信号会被拉低60次。(四)核心代码按键控制图片移动：always@(posedgeCLK_50MornegedgeRST_N)if(!RST_N)addr<=0;elseif(valid)beginif((xpos>mode_x_cnt&&xposmode_y_cnt&ypos

8、明对应FPGA管脚名CLK_50MPIN_E1RST_NPIN_F11VGA_DATA[7]PIN_N2VGA_DATA[6]PIN_N3VGA_DATA[5]PIN_N5VGA_DATA[4]PIN_L2VGA_DATA[3]PIN_L1VGA_DATA[2]PIN_K5VGA_DATA[1]PIN_K2VGA_DATA[0]PIN_K1VGA.HSYNCPIN_E15VGAVSYNCPINF16SWOPIN_L9SW1PIN_M10keyPIN_R9key[O]PINT9（六）下载测试。下载到实验箱上测试，一次上推、下推kl,k2,显示器上会

9、出现横向彩色条纹，纵向彩色条纹,黑白棋盘条纹，以及南昌大学校门图片。按键sl,s2可控制图片的上下左右移动。（七）实验小结本实验用到将图片变为mif格式存储到mm中，以及VGA显示的原理，刚开始做的时候有点慌张，查了很多资料，学习到不少知识。