DM9000中文手册

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1、9.功能描述9.1主机接口主机接口是ISA总线兼容模式，有8个IO口基址，分别是300H、310H、320H、330H、340H、350H、360H、370H。IO基址由设置引脚决定或者由EEPROM重载。主机接口只有两个寻址口（addressingport），一个是索引口（indexPort），另一个是数据口（dataport）。CMD=0时是索引口，CMD=1时是数据口。索引口的内容是数据口的寄存器地址。在读写任何寄存器之前，必须通过索引口保存这些寄存器的地址。9.2直接数据存取控制DM90

2、00提供了DMA功能、简化了内部存储器的存取。在初始化了内部存储器的起始地址、发送了一个虚拟的读写指令将当前数据加载到内部数据缓冲区后，读写指令寄存器就可以读写内部指令寄存器的指定位置了。存储器地址将按照当前运行模式（如8位模式、16位模式、32位模式）递增，而且下一个存储器地址的数据将自动被加载到数据缓冲区。注意，第一次读取的一连串数据（即虚拟读写指令）必须忽略，因为这些数据是上一次读写指令的内容。内部存储器空间是16K字节。开始的3K字节用作包传输的数据缓冲区。接下来的13K字节用作接收包的

3、缓冲区。所以在写存储器操作时，当IMR的第七位置一时，如果存储器地址增量到达传输缓冲区的末尾（3K）时将强置为0。类似的，在读存储器操作时，当IMR的第七位置一时，如果存储器地址增量到达接收缓冲区的末尾（16K）时将强置为0x0C00。9.3数据包传输有两个传输包，依次是INDEXI和INDEXII，可以被同时保存到发送SRAM中。发送控制寄存器（02H）控制着冗余校验码和便签（pads）的插入。传输包的状态被分别记录在发送状态寄存器I（03H）和发送状态寄存器II（04H）中。传输的起始地址是

4、00H，软件复位或者硬件复位后，当前包是INDEXI。首先使用DMA口写数据到TXSRAM，然后写字节数到的字节数寄存器，即发送包长度寄存器（0FCH/0FDH）。置位发送控制寄存器（02H）的0位。然后DM9000开始发送INDEXI传输包。INDEXI传输包发送结束前，INDEXII传输包的数据可以移到TXSRAM中。INDEXI传输包传输结束后，把INDEXII的字节数写到字节数寄存器，接着置位发送控制寄存器（02H）的0位，以发送INDEXII传输包的数据。接下来的传输包，依次名为IND

5、EXI，II，III...，使用同样的方法传输。9.4数据包接收接收存储器（RXSRAM）是一个环形数据结构。软复位或者硬复位之后，接收存储器的起始地址是0C00H，每个数据包都有4字节的报头，紧接着是接收包的数据（冗余校验包含报头和接收数据）。4字节报头的格式是，01H，状态，字节数低字节，字节数高字节。注意，每一包的起始地址要符合合适的地址边界，地址边界取决于运行模式（8-bit，16-bit，或者32-bit模式）。9.5100BASE—TX标准下的运作图3模块原理图提供了功能模块的概述，

6、其中包括传输部分。传输部分包含以下几个模块：4B/5B编码器；数据搅乱器（scramber）；并串转换器；NRZ-NRZI转换器；NRZI-MLT-3转换器；MLT-3驱动。9.5.14B5B编码器4B5B编码器将MAC协调层产生的半字节数据转换成5位的数据，然后发送，见表1。对于控制、打包数据结合在码组（codegroup）中，这种转换是必须的。4B5B编码器将MAC报头的第一个字节替换成一个J/K码组对（1100010001）。然后4B5B编码器继续将接下来的4bit报头和数据替换成相应的5

7、B码组。在传输包结束时，MAC协调层的发送使能信号一旦失效，4B5B编码器就注入一对T/R码组，表示数据帧的结束。在一对T/R码组之后，4B5B编码器将连续注入IDLE数据帧到发送数据流中，直到发送使能信号再次有效、检测到下一个发送数据包。DM9000在100BASE-TX标准的发送器中还有一个旁路4B5B转换结果的选项，用于支持例如100兆中继器等不需要4B5B转换的应用。9.5.2数据搅乱器数据搅乱器用于控制来自于通过某些频域信号在媒介连接器和100BASE-TX标准的双绞线上辐射能量而产生

8、的电磁干扰。通过搅乱数据，加载到线缆上的总能量就被随机分布到一个比较宽的频域内，降低电磁干扰。。。。略9.5.3并串转换器并串转换器接收来自数据搅乱器的并行5B已搅乱的数据，并将其转成串行数据。串行数据流将被送给NRZ-NRZI编码器模块。9.5.4NRZ-NRZI编码器在发送数据流已经被搅乱串行化之后，数据必须被转成NRZI编码格式，以兼容TP-PMD标准，该标准用于规范在100BASE-TX标准下5类无屏蔽双绞线中的数据传输。9.5.5ML-3T转换器MLT-3转换器完成将来自NRZ-NRZ