第13章 时序逻辑电路

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1、第13章时序逻辑电路13.1中规模集成寄存器13.2中规模集成计数器13.1中规模集成寄存器13.1.1数码寄存器数码寄存器具有寄存数码和清除原有数码的功能.数码存取方式为并行方式。常用的集成数码寄存器有74LS175、74LS273和CC40105等。如图13-1所示是8位数码寄存器74LS273的引脚排列图和逻辑符号.表13-1是74LS273的功能表。表中的Qn称为现态.是输入信号作用前寄存器的原来状态。表中的Qn-1称为次态.是输入信号作用后寄存器的新状态。可见.Qn和Qn-1在电路中都是寄存器的输出端Q.二者在时间轴上有先后之分。表

2、中的“X”表不不定状态.“↑”表示CP脉冲的上升沿。下一页返回13.1中规模集成寄存器1D~8D为并行数码输入端.1Q~8Q为并行数码输出端。CP为上升沿有效的接收脉冲.为矩形波。每当CP的上升沿到来.输出Q将跟随输入D的状态变化.即CP上升沿到来之后的Q将更新为CP上升沿到来之前一瞬间的D的状态。为低电平有效的异步置0端.异步意为与同步CP信号无关.不受CP影响.其功能最优先.只要.则所有输出全部置为0状态当寄存器工作时，应为高电平。上一页下一页返回13.1中规模集成寄存器13.1.2锁存器锁存器也具有寄存数码和清除原有数码的功能.且数码的

3、存取方式也为并行方式。与数码寄存器不同.锁存器不是在CP的上升沿(或下降沿)接收数据.而是在CP的高电平(或低电平)期间接收数据。相应地.数据的更新不仅发生在CP的某一瞬间.而是在CP的整个高电平(或低电平)期间。如图13-2所示为8位锁存器74LS373的引脚排列图和逻辑符号.表13-2是74LS373的功能表。上一页下一页返回13.1中规模集成寄存器1D~8D为并行数码输入端.1Q~8Q为并行数码输出端。C为锁存器控制输入端.相当于74LS273数码寄存器的CP端。当C=1时.输出端Q接收输入数据D,输出Q跟随当时的输入D变化;当C=0时

4、.输出数据被锁存.输出将保持原有数据不变.即Qn+1=Qn。为低电平有效的三态控制输入端.当为高电平时.输出高阻态（用Z表示）。当锁存器工作时.应为低电平。三态(0状态、1状态和高阻态)输出的锁存器可以在数字系统和计算机系统中实现总线应用。上一页下一页返回13.1中规模集成寄存器*13.1.3移位寄存器移位寄存器不仅能寄存数码和清除原有数码.而且可以在时钟脉冲CP的作用下将数码逐位左移或右移。移位寄存器可以串行输入数码、串行输出数码.还可以并行输出数码。1.移位寄存器的逻辑功能如图13-3所示为4位双向移位寄存器74LS194的引脚排列图和逻

5、辑符号.表13-3是74LS194的功能表。为便于用户使用.该集成器件的功能较多.不仅有基本的左移和右移功能.而且还附加了异步清零、保持和并行数码寄存功能。上一页下一页返回13.1中规模集成寄存器为低电平有效的异步置0端.只要=0.则数码输出端Q0Q1Q2Q3=0000。要实现其他功能.必须置0为无效.即=1M1、M0为工作方式控制端.其1种不同取值组合00.01,10.11分别对应使器件实现保持、右移、左移和并行数码寄存功能。其中.移位和并行数码寄存功能需在时钟脉冲上升沿到来才能完成。可见.CP是统一器件移位工作或并行数码寄存工作的同步指令

6、。DSR为右移串行数码输入端.DSL为左移串行数码输入端。D0D1D2D3为1位并行数码输入端。Q0Q1Q2Q3为4位数码输出端.既可串行输出.又可并行输出上一页下一页返回13.1中规模集成寄存器2.移位寄存器的应用举例(1)实现顺序脉冲在时序逻辑电路中常用时序图形象、直观地表示逻辑功能。结合图13-4的电路图和时序图可知.电路在初始时=0.则74LS194的初始状态被异步置为0状态.即Q0Q1Q2Q3=0000。之后.为无效的高电平。在第1个CP期间.M=1.即M1M0=11,器件实现并行数码寄存功能。当CP的上升沿到来.并行输入数码D0D

7、1D2D3=1000被置入Q0Q1Q2Q3=D0D1D2D3=1000。其功能示意图如图13-5(a)所示。上一页下一页返回13.1中规模集成寄存器在第2~9个CP期间.M=0.即M1M0=01,器件实现右移功能。每当CP的上升沿到来.Q0Q1Q2Q3的状态便右移1位。由于DSR=Q3.则电路实现的是循环右移功能。其功能r意如图13-5(b)所示。由Q0Q1Q2Q3的时序图可知.在CP的每4个周期内.电路依次输出了4个正脉冲。这种依次出现的脉冲被称为顺序脉冲。(2)实现串-并转换电路利用实现将初始状态置为Q0Q1Q2Q3=0000由于M1M0

8、=10.电路实现左移功能.4位串行数码0011在CP脉冲的作用下在Q0Q1Q2Q3中依次左移.当第生个脉冲的上升沿到来后.在Q0Q1Q2Q3中便得到了并行输出的数码