《isp编程语言》PPT课件

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1、8.3.4ispLSI器件的编程语言简介ispLSI的编程软件包有VHDL语言，Verilog语言，IspDesignExpert系统设计套件等。下面介绍一下该器件的编程软件包:IspDesignExpert系统设计套件。IspDesignExpert系统设计套件对逻辑设计结果有四种输入方式，从而使设计十分灵活。10/2/20212.ABEL-HDL硬件描述语言输入方式。3.VHDL硬件描述语言输入方式。4.混合式设计输入模式，允许在同一器件的设计中同时采用原理图、ABEL-HDL、VHDL语言输入方式，从

2、而使设计十分灵活。下面对ABEL-HDL、VHDL语言的结构进行简单的介绍。1.该软件内部有一个基本元器件库，对于由该软件包中所含元件构成的逻辑电路，可直接用原理图输入，再编译成XX.JED文件,对器件进行下载。10/2/20218.3.4.1ABEL语言ABEL语言有很多版本，有十分严格的语法规定，它的语句十分丰富，不同语句的使用条件及附加参数也不同，本书只对ABEL语言作一个扼要的介绍，至于一些高级语言的应用和锁细的规定，读者可从有关资料或ABEL软件中寻求帮助。1.语言结构为使ABEL语言处理程序能将

3、逻辑描述转换为编程器下载文件，必须用ASCII码源文件格式进行逻辑描述，你可以用任何一种能生成文本文件的编辑软件建立ABEL源文件。扩展名为.ABL。10/2/2021ABEL语言的模块语句MODULE模块名；定义模块名[FLAG语句]；指定语言处理程序所用的命令参数（标志）[TITLE语句]；定义模块的标题；定义段对模块中所用的管脚、节点、器件、属性及常量进行定义。[EQUATIONS]；列出布尔逻辑方程[TRUTHTABLE]；对真值表进行说明[STATEDIAGRAM]；对状态机进行说明[FUSES]

4、；定义熔丝状态[TESTVECTORS]；说明仿真用的测试向量END[模块名]10/2/20218-3-9ABEL语言流程图图8-3-9为ABEL语言处理流程图10/2/2021说明：（a）模块语句MODULE模块名模块第一句必须是此句。其中：MODULE：为关键字；模块名为一个能表示模块名字的合法标示符。由用户自己定义。（b）若使用FLAG语句，则必须为MODULE后的第一条语句。（c）标题语句TITLE，必须为FLAG语句后的第一条语句，若没有FLAG语句，则它必须为MODULE语句后的第一条语句。（d

5、）一个模块中至少有一个定义段，模块中可按需要以任意次序使用任意个数的定义段。常用的定义语句有：Pin管脚定义,Istype属性定义,常量定义。10/2/2021Pin管脚定义语句该语句为实际器件的管脚赋一个标志，并指定输出管脚的属性。！Clock，Rest，SiPin;管脚分别用Clock，Rest，Si来代表，！表示该管脚为低电平有效，在语言处理程序进行处理时，会自动将其取反。属性定义语句信号名[，信号名]…Istype属性[,属性]…信号名管脚或节点标识符属性POS：正极性neg:负极性reg:寄存

6、器信号com:组合信号(d)结束段结束段只有一条语句“END”，但却是必不可少的。它标志着模块的结束，后面不加“；”。10/2/20212.ABEL3.0语言组成元素及语法规则(a)常用特殊常量值(c)赋值运算符(b)逻辑运算符10/2/2021(d)关系运算符(e)数据(f)集合集合是一组可作为整体进行运算的信号和常量。任何对集合的运算是对集合中的每个元素进行的。集合将一组信号用一个名字来表示。集合是用方括号括起的一列常量和信号来表示，常量或集合间须用逗号或排列运算符（..）隔开。例如：MULTOUT=[

7、B0，B1，B2，B3，B4，B5，B6，B7]或MULTOUT=[B0..B7]10/2/2021(g)点后缀对于一个寄存器，除了输出方程外，还应有时钟方程、复位方程、预置方程等，须用一组方程才能完整地描述。通常对一个寄存器又只定义了一个标识符，所以这些时钟信号、复位信号和预置信号需要在该寄存器的标识符后面加点后缀表示，ABEL语言中常用的点后缀如表8.3.3所示，大、小写均可。表8.3.3ABEL-HDL的点后缀10/2/2021(h)语句结束标志ABEL语言的语句结束标志为分号“；”，除段特征语句不加

8、分号外，分号是一个合法语句的结束标志。另外，ABEL语言允许对一个变量多个语句描述，他们之间是或的关系A=表达式1；A=表达式2；相当于A=表达式1#表达式2；10/2/2021例如用ispLSI1016器件实现一个四位二进制加法计数器，并进行功能仿真。ABEL描述语句为：MODULECBU16标题段CAI，CLK，CDPIN；定义段，定义管脚名称、管脚号CAOPINISTYPE’COM’；管脚属性Q3..Q0P