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1、第十章设计方法与设计优化EDA技术与应用教学重点可综合的设计技术可综合的结构流水线设计技术资源共享阻塞与非阻塞赋值毛刺的消除10.1设计的可综合性10.1.1可综合的设计综合过程Verilog行为级或数据流电路建模RTL级功能块逻辑优化优化后的门级网表目标工艺面积和定时约束Verilog基本元素与硬件电路元件间的映射数据类型（wire,reg,integer…）常量语句（if,case,assign…）结构（门,模块…）值（0,1,无关值,不定值…）元件（连线,触发器,寄存器,锁存器,ALU,M
2、UX…）不使用initial、延时描述和forever、while、repeat尽量采用同步方式建议采用行为语句always描述组合逻辑，敏感信号列出所有输入信号尽量使用器件的全局复位端和时钟端任务和函数通常被综合成组合逻辑10.1.2可综合的verilog结构不支持===,!==要求/,%除数是2的指数运算符+,-,*,%,&,~&,
3、,~
4、,^,^~==,!=,&&,
5、
6、,!=,>>,<<,?:,{}√端口类型input,output,inout√parameter√数据类型wire,reg
7、,integer√module,macromodule可综合说明Verilog结构√条件语句if-else,case,casex,casez,endcase同一reg采用一种过程赋值：阻塞=,非阻塞<=√持续赋值assign√基本门元件and,nand,or,nor,xor,xnor,notbuf,bufif1,bufif0,notif1,notif0pullup,pulldown可综合说明Verilog结构√编译向导`include,`define,`ifdef,`else,`endif√ta
8、sk,endtask√function,endfunction√过程语句always块语句begin-end√循环语句for可综合说明Verilog结构Verilog结构可综合说明延时控制忽略scalared,vetoredspecifysmall,large,mediumweak1,weak0,highz0,highz1,pull0,pull1time忽略wait忽略忽略的verilog结构Verilog结构可综合说明assign等式左边含有变量不支持===,!==cmos,nmos,rcom
9、s,rnmos,pmos,rpmosdeassign,defparam,eventforce,releasefork-join不支持的verilog结构Verilog结构可综合说明forever,while,repeat不支持initialrtran,tran,tranif0,tranif1,rtranif0,rtranif1table,endtable,primitive,endprimitive不支持的verilog结构10.2流水线设计技术其它逻辑其它逻辑长延时逻辑输入输出其它逻辑其它逻辑
10、输入输出寄存器寄存器流水线操作【例10.1】非流水线8位全加器moduleadder8(cout,sum,ina,inb,cin,clk);output[7:0]sum;outputcout;input[7:0]ina,inb;inputcin,clk;reg[7:0]tempa,tempb,sum;regcout;regtempc;always@(posedgeclk)begintempa=ina;tempb=inb;tempc=cin;endalways@(posedgeclk)begin{
11、cout,sum}=tempa+tempb+tempc;endendmodule普通8位全加器RTL图时序分析Tools
12、TimingAnalyzerTool目标器件FLEX10KEPF10K10TC144-3普通8位全加器【例10.2】4级流水线8位全加器modulepipeline(cout,sum,ina,inb,cin,clk);output[7:0]sum;outputcout;input[7:0]ina,inb;inputcin,clk;reg[7:0]tempa,tempb,sum
13、;regtempci,firstco,secondco,thirdco,cout;reg[1:0]firsts,thirda,thirdb;reg[3:0]seconda,secondb,seconds;reg[5:0]firsta,firstb,thirds;always@(posedgeclk)begintempa=ina;tempb=inb;tempci=cin;endalways@(posedgeclk)//第一级加（低2位）begin{firstco,firsts}=tempa[1:0
