第1章 集成电路的基本制造工艺

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1、第一章集成电路的基本制造工艺1.1双极集成电路的基本制造工艺1.2MOS集成电路的基本制造工艺1.3Bi-CMOS工艺1.1双极集成电路的基本制造工艺一、典型的双极集成电路工艺双极集成电路的基本制造工艺，可粗略地分为两类：1、在元器件间要做电隔离区。采用这种制造工艺的双极集成电路如线性／ECL、TTL／DTL、STTL电路，这三种电路的制造工艺基本相同，其中线性／ECL比TTL电路少掺金工序，STTL电路工艺虽不掺金，但多了制作肖特基势垒二极管(SBD)的工序。2、元器件间自然隔离。I2L电路采用了这种制造工艺。混

2、合隔离：既使用了反向pn结的大电阻特性又使用了绝缘介质电性绝缘性质，实现集成电路中各元器件间电性隔离的方法。PN结隔离：利用反向pn结的大电阻特性实现集成电路中各元器件间电性隔离方法。介质隔离：使用绝缘介质取代反向pn结，实现集成电路中各元器件间电性隔离方法。二、双极集成电路中元件的形成过程和元件结构1．衬底选择对于典型的PN结隔离双极集成电路来说，衬底一般选用P型硅。为了提高隔离结的击穿电压而又不使外延层在后续工艺中下推太多，衬底电阻率选ρ≈10Ω·cm。为了获得良好的PN结面，减少外延层的缺陷，选用(111)晶

3、向。N＋隐埋层的作用：由于集成电路中的晶体管是三结四层结构，集成电路中各元件的端点都从上表面引出，并在上表面实现互连，为了减小晶体管集电极的串联电阻，减小寄生PNP管的影响，在制作元器件的外延层和衬底之间需要作N＋隐埋层。2、第一次光刻——N＋隐埋层扩散孔光刻隐理层杂质的选择原则是：①杂质固溶度大，以使集电极串联电阻降低；②高温时在硅中的扩散系数要小，以减小外延时埋层杂质上推到外延层的距离；③与硅衬底的晶格匹配好，以减小应力。因此最理想·的隐埋层杂质是砷(As)。3、外延层淀积外延层淀积时应考虑的设计参数主要是外延

4、层电阻率ρepi和外延层厚度Tepi。因反偏PN结隔离的工艺简单，与元件制作工艺基本相容，成为目前最常用的隔离方法，但其隔离扩散温度高(T＝1175℃)，时间长(t＝2.5～3h)，结深可达5～7μm，外推较大。此工艺称为标准隐埋集电极隔离工艺。在集成电路中，P型衬底接最负电位，以使隔离结处于反偏，达到各岛间电绝缘的目的。4、第二次光刻——P+隔离扩散孔光刻隔离扩散的目的是在硅衬底上形成许多孤立的外延层岛，以实现各元件间的电绝缘。5、第三次光刻－p型基区扩散孔光刻此次光刻决定NPN管的基区以及基区扩散电阻的图形。此

5、次光刻还包括集电极和N型电阻的接触孔，以及外延层的反偏孔。由于A1和N—Si的接触，只有当N型硅的杂质浓度ND≥1019cm-3时，才能形成欧姆接触，所以必须进行集电极接触孔N+扩散。6、第四次光刻－N＋发射区扩散孔光刻7、第五次光刻——引线接触孔光刻8、第六次光刻——金属化内连线光刻图1－10给出了在双极型模拟电路中使用的放大管和双极型数字电路中使用的开关管的工艺复合图。由图可见，模拟电路中的放大管的版图面积比数字集成电路中用的开关管的面积大，这是由于模拟电路的电源电压高，要求放大管的击穿电压BV高，所以选用外延

6、层的电阻率较高、厚度较厚、结深较深；于是耗尽区宽度增加，横向扩散严重，因而使晶体管的版图面积增大。1.2MOS集成电路的基本制造工艺由于CMOS集成电路具有低的静态功耗、宽的电源电压范围、宽的输出电压幅度(无阈值损失)，且具有高速度、高密度的潜力，又可和NMOS集成电路一样与TTL电路兼容，所以使用比较广泛。MOS集成电路可分为：PMOS、NMOS和CMOS集成电路。在PMOS和NMOS集成电路中，又因其负载元件的不同而分为E／R(电阻负载)、E／E(增强型MOS管负载)、E／D(耗尽型MOS管负载)MOS集成电路

7、。各种MOS集成电路的制造工艺不尽相同。MOS集成电路制造工艺根据栅电极的不同可分为铝栅工艺(栅电极为铝)和硅栅工艺（栅电极为掺杂多晶硅)。本节主要介绍N沟硅栅E／DMOS集成电路制造工艺和CMOS集成电路制造工艺。1.2.1N沟硅栅E/DMOS集成电路工艺1.2.2CMOS集成电路工艺在CMOS电路中，P沟MOS管作为负载器件，N沟MOS管作为驱动器件，这就要求在同一个衬底上制造PMOS管和NMOS管，所以必须把一种MOS管做在衬底上，而另一种MOS管做在比衬底浓度高的阱中。根据阱的导电类型，CMOS电路又可分为

8、P阱CMOS、N阱CMOS和双阱CMOS电路。传统的CMOSIC工艺采用P阱工艺，这种工艺中用来制作NMOS管的P阱，是通过向高阻N型硅衬底中扩散(或注入)硼而形成的。N阱工艺是向高阻的P型硅衬底中扩散(或注入)磷，形成一个制作PMOS管的阱，由于NMOS管做在高阻的P型硅衬底上，因而降低了NMOS管的结电容及衬底偏置效应，其最大优点是同NMOS器件具有良好